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EBD52UC8AAFA-6B

更新时间： 2024-02-18 06:45:01

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尔必达 - ELPIDA		存储内存集成电路动态存储器双倍数据速率
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描述
512MB Unbuffered DDR SDRAM DIMM

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EBD52UC8AAFA-6B 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIMM	包装说明：	DIMM,
针数：	184	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.92	Is Samacsys：	N
访问模式：	DUAL BANK PAGE BURST	最长访问时间：	0.7 ns
其他特性：	AUTO/SELF REFRESH	JESD-30 代码：	R-XDMA-N184
内存密度：	4294967296 bit	内存集成电路类型：	DDR DRAM MODULE
内存宽度：	64	湿度敏感等级：	1
功能数量：	1	端口数量：	1
端子数量：	184	字数：	67108864 words
字数代码：	64000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	64MX64	封装主体材料：	UNSPECIFIED
封装代码：	DIMM	封装形状：	RECTANGULAR
封装形式：	MICROELECTRONIC ASSEMBLY	峰值回流温度（摄氏度）：	225
认证状态：	Not Qualified	自我刷新：	YES
最大供电电压 (Vsup)：	2.7 V	最小供电电压 (Vsup)：	2.3 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	Base Number Matches：	1

EBD52UC8AAFA-6B 数据手册

PRELIMINARY DATA SHEET

512MB Unbuffered DDR SDRAM DIMM

EBD52UC8AAFA-6B (64M words × 64 bits, 2 Ranks)

Description

Features

The EBD52UC8AAFA-6B is 64M words × 64 bits, 2

ranks Double Data Rate (DDR) SDRAM unbuffered

module, mounting 16 pieces of 256M bits DDR

SDRAM sealed in TSOP package. Read and write

operations are performed at the cross points of the CK

and the /CK. This high-speed data transfer is realized

by the 2 bits prefetch-pipelined architecture. Data

strobe (DQS) both for read and write are available for

high speed and reliable data bus design. By setting

extended mode register, the on-chip Delay Locked

Loop (DLL) can be set enable or disable. This module

provides high density mounting without utilizing surface

mount technology. Decoupling capacitors are mounted

beside each TSOP on the module board.

• 184-pin socket type dual in line memory module

(DIMM)

PCB height: 31.75mm

Lead pitch: 1.27mm

• 2.5V power supply

• Data rate: 333Mbps (max.)

• 2.5 V (SSTL_2 compatible) I/O

• Double Data Rate architecture; two data transfers per

clock cycle

• Bi-directional, data strobe (DQS) is transmitted

/received with data, to be used in capturing data at

the receiver

• Data inputs and outputs are synchronized with DQS

• 4 internal banks for concurrent operation

(Component)

• DQS is edge aligned with data for READs; center

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

transitions

• Commands entered on each positive CK edge; data

referenced to both edges of DQS

• Auto precharge option for each burst access

• Programmable burst length: 2, 4, 8

• Programmable /CAS latency (CL): 2, 2.5

• Refresh cycles: (8192 refresh cycles /64ms)

7.8µs maximum average periodic refresh interval

• 2 variations of refresh

Auto refresh

Self refresh

Document No. E0392E10 (Ver. 1.0)

Date Published June 2003 (K) Japan

URL: http://www.elpida.com

This product became EOL in June, 2004.

Elpida Memory, Inc. 2003

12 3 4 5 6 7...17

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EBD52UC8AARA-7A-E	ELPIDA	DDR DRAM Module, 64MX64, 0.75ns, CMOS, SODIMM-200	获取价格
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