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9FG108CFLF

更新时间： 2024-02-27 15:23:16
品牌 Logo 应用领域
艾迪悌 - IDT 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
21页 263K
描述
Processor Specific Clock Generator, 400MHz, PDSO48, 0.300 INCH, ROHS COMPLIANT, MO-118, SSOP-48

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9FG108CFLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：0.300 INCH, ROHS COMPLIANT, MO-118, SSOP-48针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.76
JESD-30 代码：R-PDSO-G48JESD-609代码：e3
长度：15.875 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：400 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：260
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：2.8 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

9FG108CFLF 数据手册

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ICS9FG108  
Frequency Generator for CPU, FBD, PCIe Gen 1/2 & SATA  
Pin Description  
PIN #  
PIN NAME  
PIN TYPE  
IN  
DESCRIPTION  
Crystal input or Reference Clock input  
Crystal output, Nominally 14.318MHz  
Power supply, nominal 3.3V  
Ground pin.  
Reference Clock output  
1
2
3
4
5
6
XIN/CLKIN  
X2  
VDD  
GND  
REFOUT  
**FS2  
OUT  
PWR  
PWR  
OUT  
IN  
Frequency select pin.  
Active high input for enabling output 7.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active high input for enabling output 6.  
0 = tri-state outputs, 1= enable outputs  
Power supply, nominal 3.3V  
7
**OE_7  
IN  
8
9
10  
11  
12  
DIF_7  
DIF_7#  
VDD  
DIF_6  
DIF_6#  
OUT  
OUT  
PWR  
OUT  
OUT  
13  
*OE_6  
IN  
14  
15  
VDD  
GND  
PWR  
PWR  
Ground pin.  
Active high input for enabling output 5.  
0 = tri-state outputs, 1= enable outputs  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active high input for enabling output 4.  
0 = tri-state outputs, 1= enable outputs  
Data pin for SMBus circuitry, 3.3V tolerant.  
Clock pin of SMBus circuitry, 5V tolerant.  
16  
*OE_5  
IN  
17  
18  
19  
20  
21  
DIF_5  
DIF_5#  
VDD  
DIF_4  
DIF_4#  
OUT  
OUT  
PWR  
OUT  
OUT  
22  
**OE_4  
IN  
23  
24  
SDATA  
SCLK  
I/O  
IN  
Note:  
* indicates internal 120K pull up  
** indicates internal 120K pull down  
IDTTM/ICSTM Frequency Generator for CPU, FBD, PCIe Gen 1/2 & SATA  
ICS9FG108  
REV J 02/20/09  
3
1234567...21

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与9FG108CFLF相关器件

型号 品牌 描述 获取价格 数据表
9FG108CFLFT IDT Processor Specific Clock Generator, 400MHz, PDSO48, 0.300 INCH, ROHS COMPLIANT, MO-118, SS

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9FG108CGLF IDT Processor Specific Clock Generator, 400MHz, PDSO48, 6.10 MM WIDTH, 0.50 MM PITCH, ROHS COM

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