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74FCT810CTSO

更新时间： 2024-02-25 21:52:26

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艾迪悌 - IDT		光电二极管
页数	文件大小	规格书
6页	72K
描述
Clock Driver, CMOS, PDSO20

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74FCT810CTSO 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.9
JESD-30 代码：	R-PDSO-G20	JESD-609代码：	e0
最大I（ol）：	0.048 A	湿度敏感等级：	1
端子数量：	20	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP20,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	5 V
Prop。Delay @ Nom-Sup：	4.3 ns	认证状态：	Not Qualified
子类别：	Clock Drivers	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	6
Base Number Matches：	1

74FCT810CTSO 数据手册

IDT74FCT810BT/CT

FASTCMOSBUFFER/CLOCKDRIVER

COMMERCIALTEMPERATURERANGES

TESTCIRCUITSANDWAVEFORMS

ENABLE AND DISABLE TIME

TEST CIRCUIT FOR ALL OUTPUTS

SWITCHPOSITION

V CC

7.0V

Test

Switch

Disable LOW

Enable LOW

Disable HIGH

Enable HIGH

Closed

500Ω

V OUT

V_IN

Pulse

Generator

Open

D.U.T.

50pF

500Ω

DEFINITIONS:

CL = Load capacitance: includes jig and probe capacitance.

RT = Termination resistance: should be equal to ZOUT of the Pulse

Generator.

OUTPUT SKEW (SAME BANK) - tSK1(o)

PACKAGEDELAY

1.5V

INPUT

tPLH1

tPHL1

1.5V

VOH

INPUT

1.5V

VOL

tPLH

tPHL

OUTPUT 1

OUTPUT 2

tSK(o)

VOH

2.0V

0.8V

1.5V

VOL

1.5V

VOL

OUTPUT

tPLH2

tPHL2

tSK(o) = |tPLH2 - tPLH1| or |tPHL2 - tPHL1|

OUTPUT SKEW (ALL BANKS) - tSK2(o)

PULSE SKEW - tSK(p)

1.5V

INPUT

tPLH1

tPHL1

1.5V

VOH

INPUT

1.5V

VOL

tPHL

tPLH

OUTPUT 1

OUTPUT 2

VOH

1.5V

VOL

tSK(o)

VOH

1.5V

VOL

OUTPUT

tSK(p) = |tPHL - tPLH|

tPLH2

tPHL2

tSK(o) = |tPLH2 - tPLH1| or |tPHL2 - tPHL1|

PACKAGE SKEW - tSK(t)

ENABLEANDDISABLETIMES

ENABLE

DISABLE

1.5V

CONTROL

INPUT

1.5V

INPUT

tPD1a

tPD1b

VOH

1.5V

VOL

PZL

PLZ

3.5V

1.5V

3.5V

V _OL

OUTPUT

NORMALLY

LOW

PACKAGE 1 OUTPUT

tSK2(o)

SWITCH

CLOSED

tSK2(o)

VOH

1.5V

VOL

0.3V

PZH

PHZ

PACKAGE 2 OUTPUT

tPD2a

tPD2b

OUTPUT

NORMALLY

HIGH

0.3V V_OH

SWITCH

OPEN

1.5V

tSK(t) = |tPD2a - tPD1a| or |tPD2b - tPD1b|

Package 1 and Package 2 are same device type and speed grade

NOTES:

1. Diagram shown for input Control Enable-LOW and input Control

Disable-HIGH

2. Pulse Generator for All Pulses: f ≤ 1.0MHz; tF ≤ 2.5ns; tR ≤ 2.5ns

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型号	品牌	描述	获取价格	数据表
74FCT810CTSO8	IDT	Clock Driver, CMOS, PDSO20	获取价格
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