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72T18105L5BB

更新时间： 2024-01-09 19:49:30

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艾迪悌 - IDT		时钟 LTE PC 先进先出芯片内存集成电路
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56页	372K
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2.5 VOLT HIGH-SPEED TeraSyncâ¢ FIFO

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72T18105L5BB 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	PBGA
包装说明：	BGA, BGA240,18X18,40	针数：	240
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.21
Samacsys Confidence：	3	Samacsys Status：	Released
2D Presentation：	https://componentsearchengine.com/2D/0T/11322464.2.1.png	Schematic Symbol：	https://componentsearchengine.com/symbol.php?partID=11322464
PCB Footprint：	https://componentsearchengine.com/footprint.php?partID=11322464	3D View：	https://componentsearchengine.com/viewer/3D.php?partID=11322464
Samacsys PartID：	11322464	Samacsys Image：	https://componentsearchengine.com/Images/9/72T18105L5BB.jpg
Samacsys Thumbnail Image：	https://componentsearchengine.com/Thumbnails/2/72T18105L5BB.jpg	Samacsys Pin Count：	240
Samacsys Part Category：	Integrated Circuit	Samacsys Package Category：	BGA
Samacsys Footprint Name：	BB240	Samacsys Released Date：	2020-02-20 03:33:54
Is Samacsys：	N	最长访问时间：	3.6 ns
其他特性：	ALTERNATIVE MEMORY WIDTH 9; ASYNCHRONOUS OPERATION ALSO POSSIBLE	备用内存宽度：	9
最大时钟频率 (fCLK)：	83 MHz	周期时间：	5 ns
JESD-30 代码：	S-PBGA-B240	JESD-609代码：	e0
长度：	19 mm	内存密度：	2359296 bit
内存集成电路类型：	OTHER FIFO	内存宽度：	18
湿度敏感等级：	3	功能数量：	1
端子数量：	240	字数：	131072 words
字数代码：	128000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	128KX18	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA240,18X18,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	225	电源：	2.5 V
认证状态：	Not Qualified	座面最大高度：	1.97 mm
最大待机电流：	0.02 A	子类别：	FIFOs
最大压摆率：	0.07 mA	最大供电电压 (Vsup)：	2.625 V
最小供电电压 (Vsup)：	2.375 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn63Pb37)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	20
宽度：	19 mm	Base Number Matches：	1

72T18105L5BB 数据手册

2.5 VOLT HIGH-SPEED TeraSync™ FIFO

*IDT72T1845, *IDT72T1855

*IDT72T1865, *IDT72T1875

*IDT72T1885, *IDT72T1895

IDT72T18105, IDT72T18115

IDT72T18125

18-BIT/9-BITCONFIGURATIONS

2,048 x 18/4,096 x 9, 4,096 x 18/8,192 x 9, 8,192 x 18/16,384 x 9,

16,384 x 18/32,768 x 9, 32,768 x 18/65,536 x 9, 65,536 x 18/131,072 x 9,

131,072 x 18/262,144 x 9, 262,144 x 18/524,288 x 9, 524,288 x 18/1,048,576 x 9

*SPECIFIED PRODUCTS ARE EOL - LAST TIME BUY EXPIRES MAY 26, 2018

• Separate SCLK input for Serial programming of flag offsets

• User selectable input and output port bus-sizing

- x9 in to x9 out

- x9 in to x18 out

- x18 in to x9 out

FEATURES:

• Choose among the following memory organizations:

IDT72T1845

IDT72T1855

IDT72T1865

IDT72T1875

IDT72T1885

IDT72T1895

IDT72T18105

IDT72T18115

IDT72T18125

⎯

2,048 x 18/4,096 x 9

4,096 x 18/8,192 x 9

8,192 x 18/16,384 x 9

16,384 x 18/32,768 x 9

32,768 x 18/65,536 x 9

65,536 x 18/131,072 x 9

131,072 x 18/262,144 x 9

262,144 x 18/524,288 x 9

524,288 x 18/1,048,576 x 9

- x18 in to x18 out

• Big-Endian/Little-Endian user selectable byte representation

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

• Partial Reset clears data, but retains programmable settings

• Empty, Full and Half-Full flags signal FIFO status

• Select IDT Standard timing (using EF and FF flags) or First Word

Fall Through timing (using OR and IR flags)

• Output enable puts data outputs into high impedance state

• JTAG port, provided for Boundary Scan function

• Available in 144-pin (13mm x 13mm) or 240-pin (19mm x 19mm)

PlasticBall Grid Array (PBGA)

• Easily expandable in depth and width

• Independent Read and Write Clocks (permit reading and writing

simultaneously)

• High-performance submicron CMOS technology

• Industrial temperature range (–40°C to +85°C) is available

• Green parts are available, see ordering information

• For IDT72T1845/55/65/75/85/95 functional replacement device use

IDT72T18125

• Up to 225 MHz Operation of Clocks

• User selectable HSTL/LVTTL Input and/or Output

• Read Enable & Read Clock Echo outputs aid high speed operation

• User selectable Asynchronous read and/or write port timing

• 2.5V LVTTL or 1.8V, 1.5V HSTL Port Selectable Input/Ouput voltage

• 3.3V Input tolerant

• Mark & Retransmit, resets read pointer to user marked position

• Write Chip Select (WCS) input enables/disables Write operations

• Read Chip Select (RCS) synchronous to RCLK

• Programmable Almost-Empty and Almost-Full flags, each flag can

default to one of eight preselected offsets

• Program programmable flags by either serial or parallel means

• Selectable synchronous/asynchronous timing modes for Almost-

Empty and Almost-Full flags

FUNCTIONALBLOCKDIAGRAM

-Dn

(x18 or x9)

LD SEN

SCLK

WEN

WCLK/WR

WCS

INPUT REGISTER

OFFSET REGISTER

FF/IR

PAF

EF/OR

PAE

FWFT/SI

PFM

FSEL0

FSEL1

WRITE CONTROL

LOGIC

ASYW

FLAG

LOGIC

RAM ARRAY

2,048 x 18 or 4,096 x 9

4,096 x 18 or 8,192 x 9

WRITE POINTER

8,192 x 18 or 16,384 x 9

16,384 x 18 or 32,768 x 9

32,768 x 18 or 65,536 x 9

65,536 x 18 or 131,072 x 9

131,072 x 18 or 262,144 x 9

262,144 x 18 or 524,288 x 9

524,288 x 18 or 1,048,576 x 9

CONTROL

LOGIC

READ POINTER

BUS

CONFIGURATION

READ

CONTROL

LOGIC

MARK

ASYR

MRS

PRS

OUTPUT REGISTER

RESET

LOGIC

TCK

TRST

TMS

TDO

JTAG CONTROL

(BOUNDARY SCAN)

RCLK/RD

REN

RCS

TDI

Vref

WHSTL

RHSTL

SHSTL

HSTL I/0

CONTROL

EREN

5909 drw01

Q0 -Qn (x18 or x9)

ERCLK

IDT and the IDT logo are registered trademarks of Integrated Device Technology, Inc. TeraSync FIFO is a trademark of Integrated Device Technology, Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

MAY 2017

DSC-5909/20

12 3 4 5 6 7...56

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型号	品牌	描述	获取价格	数据表
72T18105L5BBGI	IDT	2.5 VOLT HIGH-SPEED TeraSyncâ¢ FIFO	获取价格
72T18105L5BBI	IDT	2.5 VOLT HIGH-SPEED TeraSyncâ¢ FIFO	获取价格
72T18105L6-7BB	IDT	2.5 VOLT HIGH-SPEED TeraSyncâ¢ FIFO	获取价格
72T18105L6-7BBG	IDT	FIFO, 128KX18, 3.8ns, Synchronous, CMOS, PBGA240, 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-240	获取价格
72T18105L6-7BBGI	IDT	FIFO, 128KX18, 3.8ns, Synchronous, CMOS, PBGA240, 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-240	获取价格
72T18105L6-7BBI	IDT	FIFO, 128KX18, 12ns, Synchronous/Asynchronous, CMOS, PBGA240	获取价格

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