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71V2558XS100BGGI PDF预览

71V2558XS100BGGI

更新时间： 2023-02-26 13:19:16
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
28页 567K
描述
ZBT SRAM, 256KX18, 5ns, CMOS, PBGA119, 22 X 14 MM, ROHS COMPLIANT, PLASTIC, MS-028AA, BGA-119

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IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT™ SRAMs  
with 2.5V I/O, Burst Counter, and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
Pin Configuration — 128K x 36, 165 fBGA  
1
2
3
4
5
6
7
8
ADV/LD  
OE  
9
10  
11  
(2)  
(2)  
A
B
C
D
E
F
NC  
A7  
NC  
A8  
NC  
CE1  
BW  
3
BW  
2
CE  
2
CEN  
R/W  
(2)  
(2)  
NC  
A6  
CE  
2
CLK  
NC  
A9  
NC  
BW  
4
BW  
1
I/OP3  
I/O17  
I/O19  
I/O21  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
10  
11  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
NC  
I/OP2  
I/O14  
I/O12  
I/O10  
I/O16  
I/O18  
I/O20  
V
V
V
V
V
V
V
I/O15  
I/O13  
I/O11  
V
V
V
V
V
V
V
V
V
V
V
V
V
V
G
H
J
I/O23  
I/O22  
V
V
V
V
V
V
V
I/O  
NC  
I/O  
I/O  
I/O  
9
I/O8  
(1)  
(1)  
(5)  
V
DD  
V
DD  
NC  
V
V
V
V
V
NC  
NC/ZZ  
I/O  
I/O  
I/O  
I/O  
I/O25  
I/O27  
I/O29  
I/O31  
I/OP4  
NC  
I/O24  
I/O26  
I/O28  
I/O30  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
V
V
V
V
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
13  
12  
7
6
K
L
M
N
P
V
V
V
V
V
V
V
5
4
V
V
V
V
V
V
V
3
2
V
V
V
V
V
V
V
I/O1  
0
(3,4)  
(3)  
(1)  
NC/TRST  
V
V
NC  
VDD  
V
V
NC  
I/OP1  
NC  
(2)  
(3)  
NC  
A
5
A
2
NC/TDI  
A
1
NC/TDO  
A
A
A14  
(2)  
(3)  
R
NC  
A
4
A
3
NC/TMS(3)  
A
0
NC/TCK  
A
A
A15  
A16  
LBO  
4875 tbl 25  
Pin Configuration — 256K x 18, 165 fBGA  
1
2
3
4
5
6
7
8
9
10  
11  
(2)  
(2)  
A
B
C
D
E
F
NC  
NC  
NC  
NC  
NC  
NC  
NC  
A
7
NC  
ADV/LD  
NC  
A
8
A10  
CE  
1
BW  
2
CE  
2
CEN  
R/W  
(2)  
(2)  
A6  
CE2  
NC  
CLK  
NC  
A9  
NC  
BW1  
OE  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
SS  
V
SS  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
DD  
SS  
11  
12  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
NC  
NC  
NC  
NC  
NC  
NC  
I/OP1  
I/O  
8
V
V
V
V
V
V
V
I/O  
I/O  
I/O  
I/O  
7
I/O  
9
V
V
V
V
V
V
V
6
I/O10  
V
V
V
V
V
V
V
5
G
H
J
I/O11  
VDDQ  
V
V
V
V
V
V
4
(1)  
(1)  
(5)  
V
DD  
VDD  
NC  
V
V
V
V
V
NC  
NC/ZZ  
NC  
I/O12  
I/O13  
I/O14  
I/O15  
I/OP2  
NC  
NC  
NC  
NC  
NC  
NC  
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
V
V
V
V
V
V
DDQ  
DDQ  
DDQ  
DDQ  
DDQ  
14  
13  
I/O  
I/O  
I/O  
3
K
L
M
N
P
V
V
V
V
V
V
V
2
NC  
V
V
V
V
V
V
V
1
NC  
V
V
V
V
V
V
V
I/O  
0
NC  
(3,4)  
(3)  
(1)  
NC/TRST  
V
V
NC  
V
DD  
V
V
NC  
NC  
(2)  
(3)  
NC  
A5  
A2  
NC/TDI  
A1  
NC/TDO  
A
A
A15  
NC  
(2)  
(3)  
R
NC  
A4  
A3  
NC/TMS(3)  
A0  
NC/TCK  
A
A
A16  
A17  
LBO  
4875 tbl 25a  
NOTES:  
1. H1, H2, and N7 do not have to be directly connected to VDD as long as the input voltage is ≥ VIH.  
2. A9, B9, B11, A1, R2 and P2 are reserved for future 9M, 18M, 36M, 72M, 144M, and 288M respectively respectively.  
3. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.  
4. TRST is offered as an optional JTAG reset if required in the application. If not needed, can be left floating and will internally be pulled to VDD.  
5. Pin H11 supports ZZ (sleep mode) on the latest die revision.  
6.482  
1...567891011...28

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71V2558XS100BGGI8 IDT

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