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71256TTSA20TPG

更新时间： 2024-02-14 16:39:06
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器光电二极管内存集成电路
页数 文件大小 规格书
8页 80K
描述
Application Specific SRAM, 32KX8, 20ns, CMOS, PDIP28

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71256TTSA20TPG 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：ObsoleteReach Compliance Code：compliant
风险等级：5.6最长访问时间：20 ns
I/O 类型：COMMONJESD-30 代码：R-PDIP-T28
JESD-609代码：e3内存密度：262144 bit
内存集成电路类型：APPLICATION SPECIFIC SRAM内存宽度：8
端子数量：28字数：32768 words
字数代码：32000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：32KX8输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP28,.3封装形状：RECTANGULAR
封装形式：IN-LINE并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified最大待机电流：0.015 A
最小待机电流：4.5 V子类别：SRAMs
最大压摆率：0.145 mA标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn) - annealed
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

71256TTSA20TPG 数据手册

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IDT71256SA  
CMOS Static RAM 256K (32K x 8-Bit)  
Commercial and Industrial Temperature Ranges  
AC Electrical Characteristics (VCC = 5.0V ± 10%)  
71256SA12  
71256SA15  
71256SA20  
Min. Max.  
71256SA25  
Min. Max.  
Min. Max.  
Min.  
Max.  
Symbol  
Parameter  
Unit  
Read Cycle  
____  
____  
____  
____  
t
RC  
AA  
ACS  
Read Cycle Time  
12  
15  
20  
25  
ns  
ns  
ns  
ns  
____  
____  
____  
____  
t
Address Access Time  
12  
15  
20  
25  
____  
____  
____  
____  
t
Chip Select Access Time  
12  
15  
20  
25  
____  
____  
____  
____  
(1)  
CL Z  
Chip Select to Output in Low-Z  
Chip Selectto Output in High-Z  
Output Enable to Output Valid  
Output Enable to Output in Low-Z  
Output Disable to Output in High-Z  
Output Hold from Address Change  
Chip Select to Power Up Time  
Chip Deselect to Power Down Time  
4
4
4
4
t
(1)  
0
6
0
7
0
10  
0
11  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tCHZ  
____  
____  
____  
____  
tOE  
6
7
10  
11  
(1)  
(1)  
____  
____  
____  
____  
0
0
3
0
0
3
0
0
3
0
0
3
tOLZ  
6
6
8
10  
tOHZ  
____  
____  
____  
____  
tOH  
____  
____  
____  
____  
(1)  
PU  
0
0
0
0
t
____  
____  
____  
____  
(1)  
PD  
12  
15  
20  
25  
t
Write Cycle  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
WC  
AW  
CW  
AS  
WP  
WR  
DW  
DH  
Write Cycle Time  
12  
9
9
0
8
0
6
0
4
15  
10  
10  
0
20  
15  
15  
0
25  
20  
20  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
Address Valid to End-of-Write  
Chip Select to End-of-Write  
Address Set-up Time  
Write Pulse Width  
t
t
t
10  
0
15  
0
20  
0
t
Write Recovery Time  
Data Valid to End-of-Write  
Data Hold Time  
t
7
11  
0
13  
0
t
0
(1)  
OW  
____  
____  
____  
____  
Output Active from End-of-Write  
4
4
4
t
(1)  
WHZ  
Write Enable to Output in High-Z  
0
6
0
6
0
10  
0
11  
ns  
t
2948 tbl 09  
NOTE:  
1. This parameter is guaranteed with the AC Load (Figure 2) by device characterization, but is not production tested.  
4
12345678

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型号 品牌 描述 获取价格 数据表
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