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5962-9459904MXA

更新时间： 2024-01-22 00:46:31
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
15页 491K
描述
8KX8 NON-VOLATILE SRAM, 55ns, CDIP28, 0.300 INCH, CERAMIC, DIP-28

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5962-9459904MXA 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP,Reach Compliance Code：unknown
ECCN代码：3A001.A.2.CHTS代码：8542.32.00.41
风险等级：5.88最长访问时间：55 ns
JESD-30 代码：R-CDIP-T28JESD-609代码：e0
长度：35.56 mm内存密度：65536 bit
内存集成电路类型：NON-VOLATILE SRAM内存宽度：8
功能数量：1端子数量：28
字数：8192 words字数代码：8000
工作模式：ASYNCHRONOUS最高工作温度：125 °C
最低工作温度：-55 °C组织：8KX8
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified筛选级别：MIL-STD-883
座面最大高度：4.14 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：TIN LEAD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.62 mm

5962-9459904MXA 数据手册

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STK12C68  
e
SRAM READ CYCLES #1 & #2  
(V = 5.0V 10%)  
CC  
SYMBOLS  
STK12C68-25  
STK12C68-35  
STK12C68-45  
STK12C68-55  
NO.  
PARAMETER  
UNITS  
#1, #2  
Alt.  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
1
2
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Chip Enable Access Time  
Read Cycle Time  
25  
35  
45  
55  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ELQV  
ACS  
RC  
AA  
g
25  
35  
45  
55  
AVAV  
h
3
Address Access Time  
25  
10  
35  
15  
45  
20  
55  
35  
AVQV  
4
Output Enable to Data Valid  
Output Hold after Address Change  
Chip Enable to Output Active  
Chip Disable to Output Inactive  
Output Enable to Output Active  
Output Disable to Output Inactive  
Chip Enable to Power Active  
Chip Disable to Power Standby  
GLQV  
OE  
OH  
LZ  
h
5
5
5
5
5
5
5
5
5
AXQX  
6
ELQX  
i
7
10  
10  
25  
10  
10  
35  
12  
12  
45  
12  
12  
55  
EHQZ  
HZ  
8
0
0
0
0
0
0
0
0
GLQX  
OLZ  
OHZ  
PA  
i
9
GHQZ  
f
f
10  
11  
ELICCH  
EHICCL  
PS  
Note g: W and HSB must be high during SRAM READ cycles.  
Note h: Device is continuously selected with E and G both low.  
Note i: Measured 200mV from steady state output voltage.  
g, h  
SRAM READ CYCLE #1: Address Controlled  
2
AVAV  
t
ADDRESS  
3
AVQV  
t
5
AXQX  
t
DQ (DATA OUT)  
DATA VALID  
g
SRAM READ CYCLE #2: E Controlled  
2
t
AVAV  
ADDRESS  
1
11  
EHICCL  
t
ELQV  
t
6
E
t
ELQX  
7
t
EHQZ  
G
9
t
4
GHQZ  
t
GLQV  
8
t
GLQX  
DQ (DATA OUT)  
DATA VALID  
10  
ELICCH  
t
ACTIVE  
STANDBY  
I
CC  
March 2006  
3
Document Control # ML0008 rev 0.5  
1234567...15

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5962-9459904MXC CYPRESS Non-Volatile SRAM, 8KX8, 55ns, CMOS, CDIP28, 0.300 INCH, CERAMIC, DIP-28

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