Table of Contents
Part 1: Overview . . . . . . . . . . . . . . . . . . . . . . . 5
Part 8: General Purpose Input/Output
1.1. 56F8355/56F8155 Features . . . . . . . . . . . . . . . 5
1.2. Device Description . . . . . . . . . . . . . . . . . . . . . . 7
1.3. Award-Winning Development Environment . . . 9
1.4. Architecture Block Diagram . . . . . . . . . . . . . . 10
1.5. Product Documentation . . . . . . . . . . . . . . . . . 14
1.6. Data Sheet Conventions . . . . . . . . . . . . . . . . . 14
(GPIO) . . . . . . . . . . . . . . . . . . . . . . . . 121
8.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.2. Memory Maps . . . . . . . . . . . . . . . . . . . . . . . 122
8.3. Configuration . . . . . . . . . . . . . . . . . . . . . . . . 122
Part 9: Joint Test Action Group (JTAG) . . 127
9.1. 56F8355 Information . . . . . . . . . . . . . . . . . . 127
Part 2: Signal/Connection Descriptions . . . 15
2.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.2. Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Part 10: Specifications . . . . . . . . . . . . . . . . 128
10.1. General Characteristics . . . . . . . . . . . . . . . 128
10.2. DC Electrical Characteristics . . . . . . . . . . . 132
10.3. AC Electrical Characteristics . . . . . . . . . . . 136
10.4. Flash Memory Characteristics . . . . . . . . . . 136
10.5. External Clock Operation Timing . . . . . . . . 137
10.6. Phase Locked Loop Timing . . . . . . . . . . . . 137
10.7. Crystal Oscillator Timing . . . . . . . . . . . . . . 138
10.8. Reset, Stop, Wait, Mode Select, and
Part 3: On-Chip Clock Synthesis (OCCS) . . 33
3.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.2. External Clock Operation . . . . . . . . . . . . . . . . 33
3.3. Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Part 4: Memory Map . . . . . . . . . . . . . . . . . . . 35
4.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
4.2. Program Map . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.3. Interrupt Vector Table . . . . . . . . . . . . . . . . . . . 37
4.4. Data Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
4.5. Flash Memory Map . . . . . . . . . . . . . . . . . . . . . 41
4.6. EOnCE Memory Map . . . . . . . . . . . . . . . . . . . 43
4.7. Peripheral Memory Mapped Registers . . . . . . 44
4.8. Factory Programmed Memory . . . . . . . . . . . . 70
Interrupt Timing . . . . . . . . . . . . . . . 138
10.9. Serial Peripheral Interface (SPI) Timing . . . 140
10.10. Quad Timer Timing . . . . . . . . . . . . . . . . . 143
10.11. Quadrature Decoder Timing . . . . . . . . . . . 144
10.12. Serial Communication Interface (SCI)
Timing . . . . . . . . . . . . . . . . . . . . . . 145
10.13. Controller Area Network (CAN) Timing . . 145
10.14. JTAG Timing . . . . . . . . . . . . . . . . . . . . . . 146
10.15. Analog-to-Digital Converter (ADC)
Part 5: Interrupt Controller (ITCN) . . . . . . . . 71
5.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.2. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.3. Functional Description . . . . . . . . . . . . . . . . . . 71
5.4. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . 73
5.5. Operating Modes . . . . . . . . . . . . . . . . . . . . . . 73
5.6. Register Descriptions . . . . . . . . . . . . . . . . . . . 74
5.7. Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Parameters . . . . . . . . . . . . . . . . . . 147
10.16. Equivalent Circuit for ADC Inputs . . . . . . . 150
10.17. Power Consumption . . . . . . . . . . . . . . . . . 150
Part 11: Packaging . . . . . . . . . . . . . . . . . . . 152
11.1. 56F8355 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . . . 152
11.2. 56F8155 Package and Pin-Out
Information . . . . . . . . . . . . . . . . . . . 155
Part 6: System Integration Module (SIM) . 101
6.1. Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
6.2. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . .101
6.3. Operating Modes . . . . . . . . . . . . . . . . . . . . . 102
6.4. Operating Mode Register . . . . . . . . . . . . . . . 102
6.5. Register Descriptions . . . . . . . . . . . . . . . . . . 103
6.6. Clock Generation Overview . . . . . . . . . . . . . 116
6.7. Power Down Modes Overview . . . . . . . . . . . 117
6.8. Stop and Wait Mode Disable Function . . . . . 117
6.9. Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Part 12: Design Considerations . . . . . . . . . 159
12.1. Thermal Design Considerations . . . . . . . . . 159
12.2. Electrical Design Considerations . . . . . . . . 160
12.3. Power Distribution and I/O Ring
Implementation . . . . . . . . . . . . . . . 161
Part 13: Ordering Information . . . . . . . . . . 162
Part 7: Security Features . . . . . . . . . . . . . . 118
7.1. Operation with Security Enabled . . . . . . . . . 118
7.2. Flash Access Blocking Mechanisms . . . . . . . 119
56F8355 Technical Data, Rev. 5.0
4
Freescale Semiconductor
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