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3D7503D-10

更新时间： 2024-01-27 14:46:27
品牌 Logo 应用领域
DATADELAY 编码器电信光电二极管电信集成电路
页数 文件大小 规格书
5页 46K
描述
Manchester Encoder/Decoder, CMOS, PDSO14, 0.150 INCH, SOIC-14

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3D7503D-10 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP,针数：14
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.8JESD-30 代码：R-PDSO-G14
长度：8.695 mm功能数量：1
端子数量：14最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：1.75 mm
标称供电电压：5 V表面贴装：YES
技术：CMOS电信集成电路类型：MANCHESTER ENCODER/DECODER
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：3.9 mm
Base Number Matches：1

3D7503D-10 数据手册

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3D7503  
DEVICE SPECIFICATIONS  
TABLE 2: ABSOLUTE MAXIMUM RATINGS  
PARAMETER  
DC Supply Voltage  
Input Pin Voltage  
Input Pin Current  
Storage Temperature  
Lead Temperature  
SYMBOL  
VDD  
VIN  
IIN  
TSTRG  
TLEAD  
MIN  
-0.3  
-0.3  
-10  
MAX  
7.0  
VDD+0.3  
10  
150  
300  
UNITS NOTES  
V
V
mA  
C
25C  
-55  
C
10 sec  
TABLE 3: DC ELECTRICAL CHARACTERISTICS  
(0C to 70C, 4.75V to 5.25V)  
PARAMETER  
SYMBOL  
MIN  
MAX  
40  
UNITS  
mA  
V
V
mA  
NOTES  
Static Supply Current*  
High Level Input Voltage  
Low Level Input Voltage  
High Level Input Current  
Low Level Input Current  
High Level Output Current  
IDD  
VIH  
VIL  
IIH  
IIL  
IOH  
2.0  
0.8  
1.0  
1.0  
VIH = VDD  
VIL = 0V  
VDD = 4.75V  
VOH = 2.4V  
VDD = 4.75V  
VOL = 0.4V  
CLD = 5 pf  
mA  
mA  
-4.0  
4.0  
Low Level Output Current  
IOL  
mA  
ns  
Output Rise & Fall Time  
TR & TF  
2
*IDD(Dynamic) = 2 * CLD * VDD * F  
where: CLD = Average capacitance load/pin (pf)  
F = Input frequency (GHz)  
Input Capacitance = 10 pf typical  
Output Load Capacitance (CLD) = 25 pf max  
TABLE 4: AC ELECTRICAL CHARACTERISTICS  
(0C to 70C, 4.75V to 5.25V, except as noted)  
SYMBOL  
fBN  
PARAMETER  
Input Baud Rate (Encoder)  
Clock Frequency  
MIN  
TYP  
MAX  
50  
50  
UNITS  
MBaud  
MHz  
ns  
NOTES  
fC  
tDS  
tDH  
t1H - t1L  
t2H - t2L  
t1H - t2L  
fBN  
Data set-up to clock rising  
Data hold from clock rising  
TX High-Low time skew  
TXB High-Low time skew  
TX - TXB High/Low time skew  
Nominal Input Baud Rate (Decoder)  
Allowed Input Baud Rate Deviation  
Allowed Input Baud Rate Deviation  
3.5  
0
-3.5  
-2.0  
-3.0  
ns  
ns  
ns  
ns  
3.5  
2.0  
3.0  
50  
1
1
1
5
MBaud  
fB  
fB  
-0.15 fBN  
-0.05 fBN  
0.15 fBN MBaud  
0.05 fBN MBaud  
25C, 5.00V  
-40C to 85C  
4.75V to 5.25V  
-55C to 125C  
4.75V to 5.25V  
Allowed Input Baud Rate Deviation  
fB  
-0.03 fBN  
42.5  
0.03 fBN MBaud  
Allowed Input Duty Cycle  
Bit Cell Time  
Input Data Edge to Clock Falling Edge  
Clock Width Low  
50.0  
1000/fB  
0.75 tc  
500/fBN  
4.0  
57.5  
%
ns  
ns  
ns  
ns  
tc  
tCL  
tCWL  
tCD  
±2ns or 5%  
Clock Falling Edge to Data Transition  
3.0  
5.0  
Notes: 1: Assumes a 50% duty cycle clock input  
Doc #98009  
12/11/98  
DATA DELAY DEVICES, INC.  
Tel: 973-773-2299 Fax: 973-773-9672 http://www.datadelay.com  
4
12345

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型号 品牌 描述 获取价格 数据表
3D7503D-20 DATADELAY MONOLITHIC MANCHESTER ENCODER/DECODER

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