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ZL50015GAC

更新时间： 2024-11-20 21:53:35

品牌	Logo	应用领域
加拿大卓联 - ZARLINK		开关电信集成电路
页数	文件大小	规格书
122页	917K
描述
Enhanced 1 K Digital Switch with Stratum 4E DPLL

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ZL50015GAC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	BGA, BGA256,16X16,40	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.69
JESD-30 代码：	S-PBGA-B256	JESD-609代码：	e0
长度：	17 mm	湿度敏感等级：	1
功能数量：	1	端子数量：	256
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA256,16X16,40	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	225
电源：	1.8,3.3 V	认证状态：	Not Qualified
座面最大高度：	1.8 mm	子类别：	Other Telecom ICs
最大压摆率：	0.15 mA	标称供电电压：	1.8 V
表面贴装：	YES	电信集成电路类型：	DIGITAL TIME SWITCH
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	17 mm	Base Number Matches：	1

ZL50015GAC 数据手册

ZL50015

Enhanced 1 K Digital Switch with

Stratum 4E DPLL

Data Sheet

July 2005

Features

•

1024 channel x 1024 channel non-blocking digital

Ordering Information

Time Division Multiplex (TDM) switch at 4.096,

8.192 and 16.384 Mbps or using a combination of

ports running at 2.048, 4.096, 8.192 and

16.384 Mbps

ZL50015GAC

ZL50015QCC

ZL50015QCC1

256 Ball PBGA

256 Lead LQFP

256 Lead LQFP*

Trays

*Pb Free Matte Tin

•

16 serial TDM input, 16 serial TDM output

streams

-40°C to +85°C

Integrated Digital Phase-Locked Loop (DPLL)

exceeds Telcordia GR-1244-CORE Stratum 4E

specifications

•

Output streams can be configured as bi-

directional for connection to backplanes

Per-stream input and output data rate conversion

selection at 2.048 Mbps, 4.096 Mbps, 8.192 Mbps

or 16.384 Mbps. Input and output data rates can

differ

•

Output clocks have less than 1 ns of jitter (except

for the 1.544 MHz output)

DPLL provides holdover, freerun and jitter

attenuation features with four independent

reference source inputs

•

Per-stream high impedance control outputs

(STOHZ) for 8 output streams

•

Exceptional input clock cycle to cycle variation

tolerance (20 ns for all rates)

Per-stream input bit delay with flexible sampling

point selection

V_{DD_COREA}

V_{DD_IOA}

RESET

V_{DD_CORE}

V_{DD_IO}

V_SS

ODE

P/S Converter

STio[15:0]

S/P Converter

Input Timing

Data Memory

STi[15:0]

FPi

CKi

Output HiZ

Control

STOHZ[7:0]

MODE_4M0

MODE_4M1

Connection Memory

REF0

REF1

REF2

REF3

FPo[3:0]

CKo[5:0]

FPo_OFF[2:0]

Output Timing

Test Port

DPLL

OSC

REF_FAIL0

REF_FAIL1

REF_FAIL2

REF_FAIL3

Internal Registers &

Microprocessor Interface

OSC_EN

Figure 1 - ZL50015 Functional Block Diagram

Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,

France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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