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ZL50012GDG2

更新时间： 2024-11-21 03:08:31

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加拿大卓联 - ZARLINK		开关
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描述
Flexible 512-ch Digital Switch

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ZL50012GDG2 技术参数

生命周期：	Transferred	包装说明：	LBGA,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.65	JESD-30 代码：	S-PBGA-B144
JESD-609代码：	e1	长度：	13 mm
功能数量：	1	端子数量：	144
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装形状：	SQUARE	封装形式：	GRID ARRAY, LOW PROFILE
认证状态：	Not Qualified	座面最大高度：	1.25 mm
标称供电电压：	3.3 V	表面贴装：	YES
电信集成电路类型：	DIGITAL TIME SWITCH	温度等级：	INDUSTRIAL
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
宽度：	13 mm	Base Number Matches：	1

ZL50012GDG2 数据手册

ZL50012

Flexible 512-ch Digital Switch

Data Sheet

April 2006

Features

•

512 channel x 512 channel non-blocking switch at

2.048 Mb/s, 4.096 Mb/s or 8.192 Mb/s operation

Ordering Information

ZL50012/QCC 160 Pin LQFP

Trays

ZL50012/GDC 144 Ball LBGA Trays

Rate conversion between the ST-BUS inputs and

ST-BUS outputs

ZL50012QCG1 160 Ball LQFP* Trays, Bake & Drypack

ZL50012GDG2 144 Ball LBGA** Trays, Bake & Drypack

*Pb Free Matte Tin

**Pb Free Tin/Silver/Copper

Per-stream ST-BUS input with data rate selection

of 2.048 Mb/s, 4.096 Mb/s or 8.192 Mb/s

-40°C to +85°C

Per-stream ST-BUS output with data rate

selection of 2.048 Mb/s, 4.096 Mb/s or

8.192 Mb/s; the output data rate can be different

than the input data rate

•

Per-channel high impedance output control

Per-channel message mode

Per-channel pseudo random bit sequence

(PRBS) pattern generation and bit error detection

•

Per-stream high impedance control output for

every ST-BUS output with fractional bit

advancement

•

Control interface compatible to Motorola non-

multiplexed CPUs

•

Per-stream input channel and input bit delay

programming with fractional bit delay

Connection memory block programming

capability

Per-stream output channel and output bit delay

programming with fractional bit advancement

•

IEEE-1149.1 (JTAG) test port

3.3V I/O with 5 V tolerant input

Multiple frame pulse outputs and reference clock

outputs

Per-channel constant throughput delay

RESET

ODE

STo0-15

STi0-15

S/P Converter

Input Timing

Data Memory

P/S Converter

Output HiZ Control

STOHZ0-15

FPi

CKi

Connection Memory

Microprocessor

FPo0

CKo0

FPo1

Output Timing

Test Port

Interface

and

Internal

CKo1

FPo2

Registers

CKo2

APLL

IC0 - 4

CLKBYPS

ICONN0 - 2

Figure 1 - ZL50012 Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

12 3 4 5 6 7...66

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型号	品牌	获取价格	描述	数据表
ZL50012QCC	ZARLINK	获取价格	Flexible 512-ch Digital Switch
ZL50012QCG1	ZARLINK	获取价格	Flexible 512-ch Digital Switch
ZL50015	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015_06	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015GAC	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015GAG2	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015QCC	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015QCC1	ZARLINK	获取价格	Enhanced 1 K Digital Switch with Stratum 4E DPLL
ZL50015QCG1	ZARLINK	获取价格	Enhanced 1 K Digital Switch
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