ZL50011/GDC

更新时间： 2024-11-24 21:53:51

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描述
Flexible 512 Channel DX with on-chip DPLL

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ZL50011/GDC 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	LBGA, BGA144,12X12,40	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.72
JESD-30 代码：	S-PBGA-B144	JESD-609代码：	e0
长度：	13 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	144
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装等效代码：	BGA144,12X12,40	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	峰值回流温度（摄氏度）：	225
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.25 mm	子类别：	Other Telecom ICs
最大压摆率：	0.25 mA	标称供电电压：	3.3 V
表面贴装：	YES	电信集成电路类型：	DIGITAL TIME SWITCH
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
宽度：	13 mm	Base Number Matches：	1

ZL50011/GDC 数据手册

ZL50011

Flexible 512 Channel DX with on-chip

DPLL

Data Sheet

July 2005

Features

•

512 channel x 512 channel non-blocking switch at

Ordering Information

2.048 Mbps, 4.096 Mbps or 8.192 Mbps

operation

ZL50011/QCC

160 Pin LQFP

•

Rate conversion between the ST-BUS inputs and

ZL50011/GDC 144 Ball LBGA

ST-BUS outputs

Integrated Digital Phase-Locked Loop (DPLL)

meets Telcordia GR-1244-CORE Stratum 4

specifications

•

Per-stream output channel and output bit delay

programming with fractional bit advancement

Multiple frame pulse outputs and reference clock

•

DPLL provides reference monitor, jitter

attenuation and free run functions

outputs

Per-stream ST-BUS input with data rate selection

of 2.048 Mbps, 4.096 Mbps or 8.192 Mbps

Per-stream ST-BUS output with data rate

selection of 2.048 Mbps, 4.096 Mbps or

8.192 Mbps; the output data rate can be different

than the input data rate

Per-stream high impedance control output for

every ST-BUS output with fractional bit

advancement

•

Per-channel constant throughput delay

Per-channel high impedance output control

Per-channel message mode

Per-channel Pseudo Random Bit Sequence

(PRBS) pattern generation and bit error detection

•

Control interface compatible to Motorola non-

multiplexed CPUs

Per-stream input channel and input bit delay

•

Connection memory block programming capability

IEEE-1149.1 (JTAG) test port

3.3 V I/O with 5 V tolerant input

programming with fractional bit delay

RESET

ODE

STo0-15

STi0-15

S/P Converter

Input Timing

Data Memory

P/S Converter

Output HiZ Control

FPi

CKi

STOHZ0-15

Connection Memory

FPo0

CKo0

FPo1

CKo1

FPo2

Microprocessor

Output Timing

Test Port

Interface

REF

DPLL

and

Internal

Registers

CKo2

IC0 - 4

OSC

CLKBYPS

ICONN1

APLL

Figure 1 - ZL50011 Functional Block Diagram

Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,

France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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