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Datasheet > 电信电路 > 电信转换电路> ZL50010GDG2
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ZL50010GDG2

更新时间： 2024-11-21 03:08:31
品牌 Logo 应用领域
加拿大卓联 - ZARLINK 电信集成电路电信转换电路电信电路
页数 文件大小 规格书
87页 722K
描述
Flexible 512 Channel DX with Enhanced DPLL

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ZL50010GDG2 技术参数

是否Rohs认证：符合生命周期：Transferred
包装说明：LBGA, BGA144,12X12,40Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.65
Is Samacsys：NJESD-30 代码：S-PBGA-B144
JESD-609代码：e1长度：13 mm
功能数量：1端子数量：144
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA144,12X12,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE电源：3.3 V
认证状态：Not Qualified座面最大高度：1.25 mm
子类别：Other Telecom ICs最大压摆率：0.25 mA
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：DIGITAL TIME SWITCH温度等级：INDUSTRIAL
端子面层：TIN SILVER COPPER端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
宽度：13 mmBase Number Matches：1

ZL50010GDG2 数据手册

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ZL50010  
Flexible 512 Channel DX with Enhanced  
DPLL  
Data Sheet  
April 2006  
Features  
•
512 channel x 512 channel non-blocking switch  
Ordering Information  
at 2.048 Mbps, 4.096 Mbps or 8.192 Mbps  
operation  
Rate conversion between the ST-BUS inputs and  
ST-BUS outputs  
Integrated Digital Phase-Locked Loop (DPLL)  
meets Telcordia GR-1244-CORE Stratum 4  
enhanced specifications  
DPLL provides automatic reference switching,  
jitter attenuation, holdover and free run functions  
Per-stream ST-BUS input with data rate selection  
of 2.048 Mbps, 4.096 Mbps or 8.192 Mbps  
Per-stream ST-BUS output with data rate  
selection of 2.048 Mbps, 4.096 Mbps or  
8.192 Mbps; the output data rate can be different  
than the input data rate  
ZL50010/QCC 160 Pin LQFP  
Trays  
ZL50010/GDC 144 Ball LBGA Trays  
ZL50010QCG1 160 Pin LQFP* Trays, Bake & Drypack  
ZL50010GDG2 144 Ball LBGA** Trays, Bake & Drypack  
*Pb Free Matte Tin  
•
•
**Pb Free Tin/Silver/Coppoer  
-40°C to +85°C  
•
•
Per-stream output channel and output bit delay  
programming with fractional bit advancement  
Multiple frame pulse outputs and reference clock  
outputs  
Per-channel constant throughput delay  
Per-channel high impedance output control  
Per-channel message mode  
•
•
•
•
•
•
•
Per-channel Pseudo Random Bit Sequence  
(PRBS) pattern generation and bit error detection  
•
•
Per-stream high impedance control output for  
every ST-BUS output with fractional bit  
advancement  
Per-stream input channel and input bit delay  
programming with fractional bit delay  
•
•
Control interface compatible to Motorola non-  
multiplexed CPUs  
Connection memory block programming  
capability  
IEEE-1149.1 (JTAG) test port  
3.3 V I/O with 5 V tolerant input  
•
•
V
V
SS  
DD  
RESET  
ODE  
STo0-15  
STi0-15  
S/P Converter  
Input Timing  
Data Memory  
P/S Converter  
Output HiZ Control  
FPi  
CKi  
STOHZ0-15  
Connection Memory  
FPo0  
CKo0  
FPo1  
PRI_REF  
SEC_REF  
Microprocessor  
Output Timing  
Test Port  
Interface  
and  
Internal  
DPLL  
CKo1  
FPo2  
Registers  
CKo2  
IC0 - 4  
CLKBYPS  
OSC  
APLL  
Figure 1 - ZL50010 Functional Block Diagram  
Zarlink Semiconductor US Patent No. 5,602,884, UK Patent No. 0772912,  
France Brevete S.G.D.G. 0772912; Germany DBP No. 69502724.7-08  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2003-2006, Zarlink Semiconductor Inc. All Rights Reserved.  
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型号 品牌 获取价格 描述 数据表
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