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Datasheet > 电信电路 > ATM/SONET/SDH 集成电路> ZL30111QDG
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ZL30111QDG

更新时间： 2024-11-21 03:08:35
品牌 Logo 应用领域
加拿大卓联 - ZARLINK ATM集成电路SONET集成电路SDH集成电路电信电路异步传输模式
页数 文件大小 规格书
20页 211K
描述
POTS Line Card PLL

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ZL30111QDG 技术参数

生命周期：Obsolete包装说明：TFQFP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.8Is Samacsys：N
应用程序：SONET;SDHJESD-30 代码：S-PQFP-G64
长度：10 mm功能数量：1
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TFQFP封装形状：SQUARE
封装形式：FLATPACK, THIN PROFILE, FINE PITCH认证状态：Not Qualified
座面最大高度：1.2 mm标称供电电压：1.8 V
表面贴装：YES电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：10 mmBase Number Matches：1

ZL30111QDG 数据手册

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ZL30111  
POTS Line Card PLL  
Data Sheet  
January 2007  
Features  
•
Synchronizes to 8 kHz, 2.048 MHz, 8.192 MHz or  
Ordering Information  
64 Pin TQFP Trays, Bake & Drypack  
ZL30111QDG1 64 Pin TQFP* Trays, Bake & Drypack  
*Pb Free Matte Tin  
19.44 MHz input  
ZL30111QDG  
•
Provides a range of clock outputs: 2.048 MHz,  
4.096 MHz and 8.192 MHz  
Provides 2 styles of 8 kHz framing pulses  
•
•
-40°C to +85°C  
Automatic entry and exit from freerun mode on  
reference fail  
Provides DPLL lock and reference fail indication  
Applications  
•
•
Synchronizer for POTS line cards  
•
•
Rate convert NTR 8kHz or GPON physical  
interface clock to TDM clock  
DPLL bandwidth of 922 Hz for all rates of input  
reference and 58 Hz for an 8 kHz input reference  
•
•
Less than 0.6 nspp intrinsic jitter on all output clocks  
Description  
The ZL30111 POTS line card PLL contains a digital  
phase-locked loop (DPLL), which provides timing and  
synchronization for SLIC/CODEC devices.  
20 MHz external master clock source: clock  
oscillator or crystal  
•
Simple hardware control interface  
The ZL30111 generates TDM clock and framing  
signals that are phase locked to the input reference.  
It helps ensure system reliability by monitoring its  
reference for stability and by maintaining stable  
output clocks during short periods when the  
reference is unavailable.  
REF_FAIL  
LOCK  
C2o  
C4  
C8  
REF  
DPLL  
F4  
F8  
Reference  
Monitor  
Mode  
Control  
RST  
State Machine  
OSCi  
OSCo  
Master  
Clock  
Figure 1 - Functional Block Diagram  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2007, Zarlink Semiconductor Inc. All Rights Reserved.  
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型号 品牌 获取价格 描述 数据表
ZL30111QDG1 ZARLINK

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