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XCR3256XL-10CS280C

更新时间： 2024-10-28 22:21:35

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赛灵思 - XILINX		/
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256 Macrocell CPLD

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XCR3256XL-10CS280C 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	0.80 MM PITCH, CSP-280	针数：	280
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.35
其他特性：	YES	最大时钟频率：	105 MHz
系统内可编程：	YES	JESD-30 代码：	S-PBGA-B280
JESD-609代码：	e0	JTAG BST：	YES
长度：	16 mm	湿度敏感等级：	3
专用输入次数：		I/O 线路数量：	164
宏单元数：	256	端子数量：	280
最高工作温度：	70 °C	最低工作温度：
组织：	0 DEDICATED INPUTS, 164 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFBGA
封装等效代码：	BGA280,19X19,32	封装形状：	SQUARE
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	240
电源：	3.3 V	可编程逻辑类型：	EE PLD
传播延迟：	10 ns	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Programmable Logic Devices
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn63Pb37)	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	16 mm

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XCR3256XL 256 Macrocell CPLD

DS013 (v1.2) May 3, 2000

Preliminary Product Specification

Features

Description

•

7.5 ns pin-to-pin logic delays

The XCR3256XL is a 3.3V, 256 macrocell CPLD targeted at

power sensitive designs that require leading edge program-

mable logic solutions. A total of 16 logic blocks provide

6,000 usable gates. Pin-to-pin propagation delays are

7.5 ns with a maximum system frequency of 140 MHz.

System frequencies up to 140 MHz

256 macrocells with 6,000 usable gates

Available in small footprint packages

144-pin TQFP (116 user I/O pins)

208-pin PQFP (160 user I/O)

280-ball CS BGA (160 user I/O)

TotalCMOS™ Design Technique for

Fast Zero Power

Xilinx offers a TotalCMOS CPLD, both in process technol-

ogy and design technique. Xilinx employs a cascade of

CMOS gates to implement its sum of products instead of

the traditional sense amp approach. This CMOS gate

implementation allows Xilinx to offer CPLDs that are both

high performance and low power, breaking the paradigm

that to have low power, you must have low performance.

Refer to Figure 1 and Table 1 showing the I_CCvs. Fre-

quency of our XCR3256XL TotalCMOS CPLD (data taken

with 16 up/down, loadable 16-bit counters at 3.3V, 25 C).

•

Optimized for 3.3V systems

Ultra low power operation

5V tolerant I/O pins with 3.3V core supply

Advanced 0.35 micron five metal layer re-

programmable process

FZP™ CMOS design technology

Advanced system features

In-system programming

Input registers

Predictable timing model

Up to 23 clocks available per logic block

Excellent pin retention during design changes

Full IEEE Standard 1149.1 boundary-scan (JTAG)

Four global clocks

Eight product term control terms per logic block

•

Fast ISP programming times

Port Enable pin for additional I/O

2.7V to 3.6V industrial grade voltage range

Programmable slew rate control per output

Security bit prevents unauthorized access

Refer to XPLA3 family data sheet (DS012) for

architecture description

http://www.xilinx.com/legal.htm. All other trademarks and registered trademarks are the property of their respective owners.

All specifications are subject to change without notice.

DS013 (v1.2) May 3, 2000

www.xilinx.com

Preliminary Product Specification

1-800-255-7778

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XCR3256XL-10FT256I	XILINX	获取价格	256 Macrocell CPLD
XCR3256XL-10FTG256C	XILINX	获取价格	EE PLD, 10ns, 256-Cell, CMOS, PBGA256, FBGA-256
XCR3256XL-10FTG256I	XILINX	获取价格	EE PLD, 10ns, 256-Cell, CMOS, PBGA256, FBGA-256
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