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Datasheet > 可编程逻辑 > 可编程逻辑器件> XC95144-10PQG160I
XC95144-10PQG160I PDF预览

XC95144-10PQG160I

更新时间： 2024-02-09 15:28:45
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赛灵思 - XILINX 可编程逻辑器件输入元件时钟
页数 文件大小 规格书
10页 274K
描述
In-System Programmable CPLD

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XC95144-10PQG160I 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LEAD FREE, PLASTIC, QFP-160针数：160
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.63
其他特性：YES最大时钟频率：67.7 MHz
系统内可编程：YESJESD-30 代码：S-PQFP-G160
JESD-609代码：e3JTAG BST：YES
长度：28 mm湿度敏感等级：3
专用输入次数：I/O 线路数量：133
宏单元数：144端子数量：160
最高工作温度：85 °C最低工作温度：-40 °C
组织：0 DEDICATED INPUTS, 133 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP160,1.2SQ封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：245
电源：3.3/5,5 V可编程逻辑类型：FLASH PLD
传播延迟：10 ns认证状态：Not Qualified
座面最大高度：4.1 mm子类别：Programmable Logic Devices
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：28 mm
Base Number Matches：1

XC95144-10PQG160I 数据手册

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0
R
XC95144 In-System  
Programmable CPLD  
0
5
DS067 (v5.7) May 28, 2009  
Product Specification  
Features  
Description  
•
•
•
•
•
7.5 ns pin-to-pin logic delays on all pins  
The XC95144 is a high-performance CPLD providing  
advanced in-system programming and test capabilities for  
general purpose logic integration. It is comprised of eight  
36V18 Function Blocks, providing 3,200 usable gates with  
propagation delays of 7.5 ns. See Figure 2 for the architec-  
ture overview.  
fCNT to 111 MHz  
144 macrocells with 3,200 usable gates  
Up to 133 user I/O pins  
5V in-system programmable  
-
-
Endurance of 10,000 program/erase cycles  
Program/erase over full commercial voltage and  
temperature range  
Power Management  
Power dissipation can be reduced in the XC95144 by con-  
figuring macrocells to standard or low-power modes of  
operation. Unused macrocells are turned off to minimize  
power dissipation.  
•
•
Enhanced pin-locking architecture  
Flexible 36V18 Function Block (FB)  
-
90 product terms drive any or all of 18 macrocells  
within Function Block  
Operating current for each design can be approximated for  
specific operating conditions using the following equation:  
-
Global and product term clocks, output enables,  
set and reset signals  
I
CC (mA) = MCHP (1.7) + MCLP (0.9) + MC (0.006 mA/MHz) f  
Where:  
MCHP = Macrocells in high-performance mode  
•
•
Extensive IEEE Std 1149.1 boundary-scan (JTAG)  
support  
Programmable power reduction mode in each  
macrocell  
MCLP = Macrocells in low-power mode  
MC = Total number of macrocells used  
f = Clock frequency (MHz)  
•
•
•
Slew rate control on individual outputs  
User programmable ground pin capability  
Extended pattern security features for design  
protection  
Figure 1 shows a typical calculation for the XC95144  
device.  
•
•
•
•
High-drive 24 mA outputs  
3.3V or 5V I/O capability  
Advanced CMOS 5V FastFLASH technology  
Supports parallel programming of more than one  
XC9500 concurrently  
Available in 100-pin PQFP, 100-pin TQFP, and 160-pin  
PQFP packages  
600  
(480)  
•
400  
(320)  
(300)  
200  
(160)  
0
50  
100  
Clock Frequency (MHz)  
DS067_01_110101  
Figure 1: Typical I vs. Frequency for XC95144  
CC  
© 2009 Xilinx, Inc. XILINX, the Xilinx logo, Virtex, Spartan, ISE, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.  
All other trademarks are the property of their respective owners.  
DS067 (v5.7) May 28, 2009  
www.xilinx.com  
Product Specification  
1
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