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W219BHT PDF预览

W219BHT

更新时间： 2024-09-16 20:00:07
品牌 Logo 应用领域
芯科 - SILICON 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
15页 175K
描述
Processor Specific Clock Generator, 166MHz, CMOS, PDSO48, 0.300 INCH, SSOP-48

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W219BHT 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.33
其他特性：ALSO REQUIRES AT 2.5V SUPPLYJESD-30 代码：R-PDSO-G48
JESD-609代码：e0长度：15.875 mm
湿度敏感等级：1端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：166 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2.794 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

W219BHT 数据手册

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PRELIMINARY  
W219B  
Frequency Generator for Integrated Core Logic  
with 133-MHz FSB  
Features  
Table 1. Frequency Selections  
FS4 FS3 FS2 FS1 FS0 CPU SDRAM 3V66 PCI APIC  
SS  
OFF  
–0.6%  
OFF  
OFF  
OFF  
OFF  
OFF  
OFF  
OFF  
OFF  
OFF  
OFF  
• Maximized EMI suppression using Cypress’s Spread  
Spectrum technology  
• Low jitter and tightly controlled clock skew  
• Highly integrated device providing clocks required for  
CPU, core logic, and SDRAM  
• Two copies of CPU clock  
0
0
0
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1
0
1
0
1
0
1
0
1
0
1
0
1
75.3  
95.0  
113.0  
95.0  
75.3 37.6 18.8  
63.3 31.6 15.8  
86.0 43.0 21.5  
75.3 37.6 18.8  
75.0 37.5 18.7  
73.0 36.6 18.3  
70.0 35.0 17.5  
72.0 36.0 18.0  
68.3 34.1 17.0  
70.0 35.0 17.5  
69.0 34.5 17.0  
70.0 35.0 17.5  
129.0 129.0  
150.0 113.0  
150.0 150.0  
110.0  
110.0  
• Nine copies of SDRAM clock  
• Seven copies of PCI clock  
140.0 140.0  
144.0 108.0  
• One copy of synchronous APIC clock  
• Three copies of 66-MHz outputs  
• Two copies of 48-MHz outputs  
• One copy of selectable 24- or 48-MHz clock  
• One copy of double strength 14.31818-MHz reference  
clock  
68.3  
102.5  
105.0 105.0  
138.0 138.0  
140.0 105.0  
66.8  
100.2  
66.8 33.4 16.7 ±0.45%  
66.8 33.4 16.7 ±0.45%  
66.8 33.4 16.7 ±0.45%  
66.8 33.4 16.7 ±0.45%  
100.2 100.2  
133.6 133.6  
133.6 100.2  
157.3 118.0  
160.0 120.0  
146.6 110.0  
• Power-down control  
• SMBus interface for turning off unused clocks  
78.6 39.3 19.6  
80.0 40.0 20.0  
73.3 36.6 18.3  
61.0 30.5 15.2  
84.6 42.3 21.1  
81.3 40.6 20.3  
78.0 39.0 19.5  
76.0 38.0 19.0  
80.0 40.0 20.0  
78.0 39.0 19.5  
83.0 41.5 20.7  
89.0 44.5 22.2  
66.6 33.3 16.6  
66.6 33.3 16.6  
66.6 33.3 16.6  
66.6 33.3 16.6  
OFF  
OFF  
Key Specifications  
OFF  
122.0  
91.5  
–0.6%  
OFF  
CPU, SDRAM Outputs Cycle-to-Cycle Jitter: ............. 250 ps  
127.0 127.0  
122.0 122.0  
APIC, 48-MHz, 3V66, PCI Outputs  
Cycle-to-Cycle Jitter:................................................... 500 ps  
–0.6%  
OFF  
117.0  
114.0  
80.0  
117.0  
114.0  
120.0  
117.0  
CPU, 3V66 Output Skew: ........................................... 175 ps  
SDRAM, APIC, 48-MHz Output Skew: ....................... 250 ps  
PCI Output Skew: ....................................................... 500 ps  
CPU to SDRAM Skew (@ 133 MHz) ....................... ± 0.5 ns  
CPU to SDRAM Skew (@ 100 MHz)................. 4.5 to 5.5 ns  
CPU to 3V66 Skew (@ 66 MHz)........................ 7.0 to 8.0 ns  
3V66 to PCI Skew (3V66 lead).......................... 1.5 to 3.5 ns  
PCI to APIC Skew..................................................... ± 0.5 ns  
OFF  
OFF  
78.0  
OFF  
166.0 124.5  
133.6 133.6  
OFF  
OFF  
66.6  
100.0  
–0.6%  
–0.6%  
–0.6%  
–0.6%  
100.0 100.0  
133.3 133.3  
133.3 100.0  
VDDQ3  
Pin Configuration[1]  
Block Diagram  
REF2X/FS3*  
X1  
X2  
XTAL  
OSC  
REF2x/FS3*  
VDDQ3  
X1  
1
2
3
4
5
6
7
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VDDQ2  
APIC  
VDDQ2  
CPU0  
CPU1  
PLL REF FREQ  
VDDQ2  
CPU0:1  
X2  
GND  
VDDQ3  
3V66_0  
3V66_1  
3V66_2  
GND  
FS0*/PCI0  
FS1*/PCI1  
FS2*/PCI2  
GND  
PCI3  
PCI4  
VDDQ3  
Divider,  
Delay,  
and  
Phase  
Control  
Logic  
2
GND  
SDATA  
SCLK  
SMBus  
Logic  
VDDQ3  
SDRAM0  
SDRAM1  
SDRAM2  
GND  
8
9
APIC  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
(FS0:4*)  
VDDQ3  
SDRAM3  
SDRAM4  
SDRAM5  
VDDQ3  
SDRAM6  
SDRAM7  
SDRAM8  
GND  
PWR_DWN#  
SCLK  
VDDQ3  
GND  
SDATA  
3V66_0:2  
2
PCI0/FS0*  
PLL 1  
PCI1/FS1*  
PCI2/FS2*  
PCI5  
PCI6  
GND  
PCI3:6  
5
9
^
SDRAM0:8  
48MHz_0  
PWR_DWN#  
FS4*/48MHz_1  
SI0/24_48#MHz*  
VDDQ3  
VDDQ3  
48MHz_0  
Note:  
48MHz_1/FS4*  
PLL2  
1. Internal 250K pull-down or pull up resistors present on inputs  
marked with * or ^ respectively. Design should not rely solely on  
internal pull-up or pull down resistor to set I/O pins HIGH or LOW  
respectively.  
SI0/24_48#MHz*  
/2  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07220 Rev. *A  
Revised December 21,2002  
1234567...15

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