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W212HT

更新时间： 2024-11-05 14:38:43
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
15页 153K
描述
Processor Specific Clock Generator, 146MHz, CMOS, PDSO48, 0.300 INCH, SSOP-48

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W212HT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.9
其他特性：ALSO REQUIRES 3.3V SUPPLYJESD-30 代码：R-PDSO-G48
JESD-609代码：e0长度：15.875 mm
湿度敏感等级：1端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：146 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：220
主时钟/晶体标称频率：14.31818 MHz认证状态：Not Qualified
座面最大高度：2.794 mm最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

W212HT 数据手册

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PRELIMINARY  
W212  
Frequency Timing Generator for ALI 1641  
CPU to PCI Offset: ........................ 1.0 to 3.0 ns (CPU leads)  
Features  
AGP Outputs Skew:.....................................................250 ps  
• Maximized EMI Suppression using Cypress’s Spread  
Spectrum technology  
• I C™ interface  
• Two copies of CPU Output  
• One copy of IOAPIC Output  
SDRAM Outputs Skew: ...............................................250 ps  
PCI Outputs Skew: ......................................................500 ps  
AGP to PCI Skew: .......................................................... TBD  
2
Table 1. Pin Selectable Frequency (Center Spread)  
• Six copies of PCI Output  
• Two copies of AGP Output  
Input Address  
CPU  
(MHz)  
SDRAM  
(MHz)  
AGP  
(MHz)  
PCI  
(MHz)  
APIC  
(MHz)  
FS3 FS2 FS1 FS0  
• One copy of selectable 48-MHz or 24-MHz Output  
• Thirteen copies of SDRAM Output  
• Two buffered copy of 14.318-MHz reference clock  
• Mode input pin selects optional power management in-  
put control pins (reconfigures pins 19, 20, 21 and 22)  
• Smooth frequency transition upon frequency  
reselection  
• Available in 48-pin SSOP (300 mils)  
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
66.8  
100.2  
66.8  
100.2  
100.2  
66.8  
66.8  
66.8  
66.8  
66.8  
66.8  
66.8  
66.8  
66.6  
63.3  
63.3  
70.0  
73.3  
61.0  
61.0  
70.0  
73.0  
33.4  
33.4  
33.4  
33.4  
33.4  
33.4  
33.4  
33.4  
31.6  
31.6  
35.0  
36.6  
30.5  
30.5  
35.0  
36.5  
16.7  
16.7  
16.7  
16.7  
16.7  
16.7  
16.7  
16.7  
15.8  
15.8  
17.5  
18.3  
15.3  
15.3  
17.5  
18.3  
133.6  
66.8  
100.2  
133.6  
133.6  
66.8  
100.2  
100.2  
133.6  
95.0  
133.6  
95.0  
Key Specifications  
95.0  
126.6  
140.0  
110.0  
122.0  
91.5  
Supply Voltages: ....................................... V  
V
= 3.3V±5%  
= 2.5V±5%  
DDQ3  
DDQ2  
105.0  
110.0  
122.0  
122.0  
140.0  
146.0  
CPU Cycle to Cycle Jitter: .......................................... 250 ps  
CPU Outputs Skew:.................................................... 175 ps  
CPU to AGP Offset: .................................................. <500 ps  
CPU to SDRAM Offset:............................................. <500 ps  
105.0  
146.0  
Pin Configuration[1]  
Block Diagram  
VDDQ3  
PLL REF  
REF0/FS2  
REF1/FS1  
X1  
X2  
PWD  
XTAL  
PLL1  
REF0/FS2*  
VDDQ2  
IOAPIC  
VDDQ2  
CPU_F  
CPU  
*FS1/REF1  
1
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VDDQ3  
2
X1  
X2  
GND  
GND  
3
VDDQ2  
CPU_F  
4
5
PWD  
6
7
8
9
CPU  
DIV  
^FS3/AGP0  
GND  
STOP/  
PWD  
CPU  
AGP1  
GND  
VDDQ3  
SDRAM0  
SDRAM1  
SDRAM2  
VDDQ3  
SDRAM3  
SDRAM4  
SDRAM5  
GND  
VDDQ3  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
VDDQ3  
*FS0/PCI_F  
PCI1  
9
(AGP_STOP#)  
(CPU_STOP#)  
(PCI_STOP#)  
(PWR_DWN#)  
SDR  
DIV  
SDRAM(_0:8)  
PCI2  
GND  
PWD  
Control  
Unit  
PCI3  
PCI4  
PCI5  
SDRAM9 (AGP_STOP#)  
SDRAM10(PWR_DWN#)  
SDRAM11 (PCI_STOP#)  
SDRAM12 (CPU_STOP#)  
SDRAM6  
SDRAM7  
SDRAM8  
VDDQ3  
GND  
48_24MHz/Mode*  
VDDQ3  
SDATA  
(FS0:3)  
Mode  
VDDQ3  
*(CPU_STOP#)SDRAM12  
*(PCI_STOP#)SDRAM11  
*(PWR_DWN#)SDRAM10  
*(AGP_STOP#))SDRAM9  
GND  
VDDQ3  
AGP1  
SDATA  
SCLK  
AGP  
DIV  
2
STOP/  
PWD  
I C  
SCLOCK  
AGP0/FS3  
÷2  
PCI_F/FS0  
PCI(1:5)  
PWD  
5
Note:  
STOP  
PWD  
1. Signal names with (*) denotes pins have internal 140K pull-up resis-  
tor, though not relied upon for pulling to VDDQ3. Signal names with  
parentheses denotes function is selectable by MODE pin strapping.  
2. Signal names with (^) denotes pins have internal 55K pull-down re-  
sistor, though not relied upon for pulling to VDDQ3. Signal names with  
VDDQ2  
IOAPIC  
VDDQ3  
÷2  
parentheses denotes function is selectable by MODE pin strapping.  
PWD  
÷1/÷2  
PLL2  
48_24MHz/Mode  
I2C is a trademark of Philips Corporation.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
April 5, 2000 rev. **  
1234567...15

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