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W159B

更新时间： 2024-11-09 03:18:07
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SPECTRALINEAR /
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描述
Spread Spectrum System FTG for SMP Systems

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W159B 数据手册

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W159B  
Spread Spectrum System FTG for SMP Systems  
Features  
Key Specifications  
• Maximized EMI suppression using Cypress’s spread  
spectrum technology (0.5% down spread)  
Supply Voltages:......... VDDQ3 = 3.3V±±%VDDQ2 = 2.±V±±%  
CPU Output Jitter: ...................................................... 200 ps  
CPUdiv2, 3V33, APIC Output Jitter: ........................... 2±0 ps  
CPU, 3V33 Output Edge Rate:..................................>1 V/ns  
48-MHz, 3V66, REF Output Jitter:.............................. ±00 ps  
CPU0:6, CPUdiv2_0:1 Output Skew: ......................... 17± ps  
3V66, APIC0:6, 3V33 Output Skew:........................... 2±0 ps  
CPU to 3V66 Output Offset:..........0.0 to 1.± ns (3V66 leads)  
3V66 to 3V33 Output Offset:.........1.± to 3.0 ns (3V66 leads)  
CPU to APIC Output Offset:.............1 to 3.0 ns (CPU Leads)  
CPU to 3V33 Output Offsets:........1.0 to 4.0 ns (CPU Leads)  
• Seven skew-controlled copies of CPU and 16.667-MHz  
synchronous APIC output  
• Two copies of fixed-frequency 33 MHz outputs  
• Four copies of 66 MHz fixed-frequency outputs  
• Two copies of CPU/2 outputs for synchronous memory  
reference  
• One copy of 48 MHz USB output  
• Two copies of 14.31818 MHz reference clock  
• Programmable to 133 or 100 MHz operation  
• Power management control pins for clock stop and  
shut down  
Logic inputs, except SEL133/100#, have 100-k: pull-up  
resistors.  
• Available in 56-pin SSOP  
Table 1. Pin Selectable Frequency  
SEL133/100#  
CPU0:6 (MHz)  
PCI  
1
0
133 MHz  
33.3 MHz  
33.3 MHz  
[1]  
100 MHz  
Block Diagram  
Pin Configuration  
2
X1  
XTAL  
OSC  
REF_[0:1]  
APIC2  
GND  
APIC1  
±6  
±±  
±4  
±3  
±2  
±1  
±0  
49  
48  
47  
46  
4±  
44  
43  
42  
41  
40  
39  
38  
37  
36  
3±  
34  
33  
32  
31  
30  
29  
APIC3  
APIC4  
VDDQ2  
APIC±  
APIC6  
GND  
SPREAD#*  
VDDQ2  
CPU0  
CPU1  
GND  
GND  
CPU2  
CPU3  
VDDQ2  
VDDQ2  
CPU4  
CPU±  
GND  
GND  
CPU6  
VDDQ2  
PWRDWN#*  
GND  
CPUdiv2_0  
CPUdiv2_1  
VDDQ2  
SEL133/100#  
1
2
3
4
±
6
7
8
X2  
±
2
CPU_[0:4]  
CPU_[±:6]  
APIC0  
6W/4W#  
VDDQ2  
X1  
X2  
VDDQ3  
REF0/FIXAPIC#*  
REF1/TEST#*  
GND  
2
9
÷2  
CPUdiv2_[0:1]  
3V66_[0:3]  
SPREAD#  
10  
11  
12  
13  
14  
1±  
16  
17  
18  
19  
20  
21  
22  
23  
24  
PLL 1  
VDDQ3  
GND  
4
SEL133/100#  
÷2/÷1.5  
48MHz  
VDDQ3  
3V66_0  
3V66_1  
VDDQ3  
GND  
3V66_2  
3V66_3  
VDDQ3  
3V33_0  
3V33_1  
2
÷2  
3V33_[0:1]  
PWRDWN#  
±
2
Power  
Down  
Logic  
÷4  
APIC_[0:4]  
APIC_[±:6]  
2±  
26  
27  
28  
GND  
6W/4W#*  
VDDQ3  
GND  
FIXAPIC#  
Note:  
1. Pins denoted by * have a 2±0-k: pull-up resistor. Design  
should not rely solely on internal pull-up resistor to set I/O pins  
HIGH.  
1
PLL2  
48MHz  
Rev 1.0, November 21, 2006  
2200 Laurelwood Road, Santa Clara, CA 95054  
Page 1 of 10  
Tel:(408) 855-0555 Fax:(408) 855-0550  
www.SpectraLinear.com  
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型号 品牌 获取价格 描述 数据表
W159BH ETC

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 		CPU SYSTEM CLOCK GENERATOR|CMOS|SSOP|56PIN|PLASTIC
W159BHT CYPRESS

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 		暂无描述
W159H SILICON

获取价格

 		Processor Specific Clock Generator, 133MHz, CMOS, PDSO56, 0.300 INCH, MO-118AB, SSOP-56
W159HT SILICON

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