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W153FH

更新时间： 2024-01-17 09:47:33
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
18页 390K
描述
Processor Specific Clock Generator, 112MHz, CMOS, PDSO48, 0.300 INCH, SSOP-48

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W153FH 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：0.300 INCH, SSOP-48针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.78
JESD-30 代码：R-PDSO-G48长度：15.875 mm
端子数量：48最高工作温度：70 °C
最低工作温度：最大输出时钟频率：112 MHz
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
主时钟/晶体标称频率：14.318 MHz认证状态：Not Qualified
座面最大高度：2.794 mm最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
宽度：7.5 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

W153FH 数据手册

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PRELIMINARY  
W153F  
Spread Spectrum FTG for SiS530 and 620 Chip Sets  
Features  
Table 1. Pin Selectable Frequency  
• Maximized EMI suppression using Cypress’s Spread  
Spectrum technology  
SD_S  
EL  
CPU1:3 SDRAM  
FS2 FS1 FS0  
(MHz)  
(MHz)  
PCI  
• Single-chip system frequency synthesizer for SiS530  
and SiS620 core logic chip sets  
• Three copies of CPU output  
• Six copies of PCI output  
• One 48-MHz output for USB  
• One 24/48 MHz selectable output for SIO  
• Three buffered reference outputs  
• One IOAPIC output  
• Thirteen SDRAM outputs provide support for 3 DIMMs  
• SMBus interface for programming allows jumperless  
frequency selection  
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
90  
90  
CPU/3  
CPU/2.5  
CPU/3  
CPU/2  
CPU/3  
CPU/3  
83.3  
95.25  
66.8  
105  
55.53  
63.5  
100  
105  
112  
74.67  
Reserved  
Reserved  
66.8  
66.8  
75  
CPU/2  
CPU/2.5  
CPU/2.5  
CPU/3  
75  
Key Specifications  
83.3  
95.25  
100.2  
112  
83.3  
CPU Cycle-to-Cycle Jitter: ......................................... 250 ps  
CPU to CPU Output Skew: ........................................ 175 ps  
PCI to PCI Output Skew: ............................................ 250 ps  
CPU to PCI Output Skew (Synch. mode): .................. 1–4 ns  
VDDQ3 .................................................................. 3.3V ± 5%  
VDDQ2 ..............................................3.3V ± 5% or 2.5V ± 5%  
Block Diagram  
95.25  
100.2  
112  
CPU/3  
CPU/3  
Reserved  
Reserved  
Pin Configuration[1]  
VDDQ3  
REF0  
REF1/SD_SEL  
X1  
X2  
XTAL  
OSC  
VDDQ2  
IOAPIC  
REF1/SD_SEL*  
GND  
REF2/CPU3.3#_2.5*  
CPU1  
VDDQ2  
VDDQ3  
REF0  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
1
REF2/CPU3.3#_2.5  
2
PLL Ref Freq  
GND  
3
VDDQ2  
X1  
X2  
4
I/O Pin  
5
Control  
VDDQ3  
PCI0/FS1*  
PCI1/FS2*  
GND  
6
IOAPIC  
7
CPU2  
8
CPU3  
9
SDRAM0:12  
÷
GND  
PCI2  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
13  
SDRAM0  
PCI3  
PCI4  
37 SDRAM1  
36 VDDQ3  
VDDQ2  
CPU1:3  
PCI5  
PLL 1  
VDDQ3  
SDRAM12  
GND  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
SDRAM2  
SDRAM3  
GND  
SDRAM4  
SDRAM5  
VDDQ3  
SDRAM6  
SDRAM7  
GND  
48MHz/FS0*  
SIO/SEL24_48#MHz*  
3
÷
SDRAM11  
SDRAM10  
VDDQ3  
SDRAM9  
SDRAM8  
GND  
VDDQ3  
PCI0/FS1  
PCI1/FS2  
PCI2  
PCI3  
SDATA  
SMBus  
{
SCLK  
PCI4  
PCI5  
SDATA  
SCLK  
SMBus  
Logic  
Note:  
1. Internal 250kΩ pull-up resistors present on inputs marked  
with *. Design should not rely solely on internal pull-up  
resistors to set I/O pins HIGH.  
VDDQ3  
48MHz/FS0  
PLL2  
x1/÷2  
SIO/SEL24_48#MHz  
Cypress Semiconductor Corporation  
Document #: 38-07003 Rev. **  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised February 14, 2002  
1234567...18

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