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VSP2230Y

更新时间： 2024-01-19 12:36:55
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BB 数码相机
页数 文件大小 规格书
18页 226K
描述
CCD SIGNAL PROCESSOR FOR DIGITAL CAMERAS

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VSP2230Y 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QFP包装说明：LFQFP,
针数：48Reach Compliance Code：compliant
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：5.79商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-PQFP-G48JESD-609代码：e4
长度：7 mm湿度敏感等级：1
功能数量：1端子数量：48
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：Not Qualified
座面最大高度：1.6 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：2.7 V表面贴装：YES
温度等级：OTHER端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mmBase Number Matches：1

VSP2230Y 数据手册

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VSP2230  
SLAS319 – MAY 2001  
CCD SIGNAL PROCESSOR  
FOR DIGITAL CAMERAS  
FEATURES  
DESCRIPTION  
D
CCD Signal Processing  
– Correlated Double Sampling (CDS)  
– Programmable Black Level Clamping  
TheVSP2230isacompletemixed-signalprocessingIC  
for digital cameras that provides signal conditioning and  
analog-to-digital conversion for the output of a CCD  
array. The primary CCD channel provides correlated  
double sampling (CDS) to extract the video information  
fromthepixels, a–6-dBto42-dBgainwithdigitalcontrol  
for varying illumination conditions, and black level  
clamping for an accurate black level reference.  
D
D
Programmable Gain Amplifier (PGA)  
– –6-dB to 42-dB Gain Ranging  
10-Bit Digital Data Output  
– Up to 36-MHz Conversion Rate  
– No Missing Codes  
D
D
76-dB Signal-to-Noise Ratio  
Input signal clamping and offset correction of the input  
CDS is also performed. The stable gain control is linear  
in dB. Additionally, the black level is quickly recovered  
after gain change.  
Portable Operation  
– Low Voltage: 2.7 V to 3.6 V  
– Low Power: 120 mW (typ) at 3.0 V  
– Standby Mode: 6 mW  
The VSP2230Y is pin-to-pin compatible with the  
VSP2260Y (10 bit, 20 MHz) one-chip product.  
The VSP2230Y is available in a 48-pin LQFP package  
and operates from a single 3-V/3.3-V supply.  
VSP2230 block diagram  
CLPDM  
SHP SHD  
SLOAD SCLK SDATA  
Serial Interface  
RESET  
ADCCK DRV  
DD  
V
CC  
Input  
Clamp  
Timing Control  
B(0–9)  
Correlated  
Double  
Sampling (CDS)  
Programmable  
Gain Amplifier  
(PGA)  
10-Bit  
Digital  
Output  
Output  
Latch  
CCDIN  
Analog-to-Digital  
Converter  
–6 to 42 dB  
Optical Black (OB)  
Level Clamping  
CCD  
Output  
Signal  
Preblanking  
PBLK  
Reference Voltage Generator  
COB  
CPLOB  
BYPP2 BYP BYPM REFN CM REFP  
DRVGND  
GNDA  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
Copyright 2001, Texas Instruments Incorporated  
1
www.ti.com  
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