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VCT1000B

更新时间： 2024-09-18 03:20:27

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Dual Input Timing Module

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VCT1000B 技术参数

生命周期：	Obsolete	零件包装代码：	DMA
包装说明：	DIP, DIP18,1.6,200	针数：	18
Reach Compliance Code：	unknown	HTS代码：	8542.31.00.01
风险等级：	5.84	JESD-30 代码：	S-XDMA-P18
端子数量：	18	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	UNSPECIFIED
封装代码：	DIP	封装等效代码：	DIP18,1.6,200
封装形状：	SQUARE	封装形式：	MICROELECTRONIC ASSEMBLY
电源：	5 V	认证状态：	Not Qualified
子类别：	Clock Generators	最大供电电压：	5.25 V
最小供电电压：	4.75 V	标称供电电压：	5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	PIN/PEG
端子节距：	5.08 mm	端子位置：	DUAL
uPs/uCs/外围集成电路类型：	MICROPROCESSOR CIRCUIT

VCT1000B 数据手册

Stratum III Timing Module : VCT1000B

Application: Dual Input Timing Module

1.0

DESCRIPTION AND APPLICATION

The VCT1000B is a hitless-switching dual-input stratum 3 low jitter timing module with status

outputs and alarms. Dual 8 kHz references are independently selected to lock a digital phase

lock loop resulting in excellent long and short-term stability. Two control inputs are used to

steer the state machine decisions for the operation of the module. The state machine will enter

and maintain the operation in the free run, holdover, or locked condition. The state machine

operates under the requirements of section 3.4 of the Telcordia GR-1244-CORE. Four status

pins indicate the condition, which the unit is operating, and two alarm outputs indicate the loss of

lock and holdover or free run operation. The signal outputs are the low jitter oscillator output

and the divided 8kHz output. Input phase rearrangement allows the output to remain hitless upon

the switching of the references, regardless of input phase. Dimensions are 2” x 2” x 0.55”. A

state machine is used to assure that switching to a bad reference is not allowed, and that both

references are qualified.

Ref 1

Alarm

Out

System

Control and

State Machine

Main Status Alarm

CNTL A

CNTL B

Ref 2

Free Run

Holdover

Loss of

Lock

Alarm

System control lines to all blocks

8 kHz

Output

Buffer

Divider

Input Buffer

Phase

Alignment

Reference

Qualification

REF 1

8 kHz

Phase

Hitless

Detector

Switching

MUX

19.440

MHz

Holdover

History and

Digital

Output

Input Buffer

Phase

Alignment

Reference

Qualification

REF 2

8 kHz

Divider

Filtering

Stratum

III OCXO

DAC

Figure 1 VCT1000B Block Diagram

Page 1 of 8

Rev. “5” 1/20/04

12 3 4 5 6 7 8

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