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V104

更新时间： 2024-01-27 18:40:31

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11页	206K
描述
10 BIT LVDS RECEIVER FOR VIDEO

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V104 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TQFP
包装说明：	TQFP-64	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.81
Is Samacsys：	N	输入特性：	DIFFERENTIAL SCHMITT TRIGGER
接口集成电路类型：	LINE RECEIVER	接口标准：	GENERAL PURPOSE
JESD-30 代码：	S-PQFP-G64	JESD-609代码：	e3
长度：	10 mm	湿度敏感等级：	3
功能数量：	6	端子数量：	64
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	TFQFP
封装等效代码：	TQFP64,.47SQ	封装形状：	SQUARE
封装形式：	FLATPACK, THIN PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	认证状态：	Not Qualified
最大接收延迟：		接收器位数：	6
座面最大高度：	1.2 mm	子类别：	Line Driver or Receivers
最大压摆率：	0.01 mA	最大供电电压：	3.6 V
最小供电电压：	3 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10 mm	Base Number Matches：	1

V104 数据手册

PRELIMINARY

V104

10 BIT LVDS RECEIVER FOR VIDEO

General Description

Features

The V104 10 Bit LVDS Receiver for Video is designed

to support video data transmission between display

engines and video processing engines for television

and projector applications. The V104 supports up to

WXGA resolutions for Plasma, Rear Projection, Front

Projection, CRT and LCD applications.

• Pin & function compatible with the THC63LVD104A

• Wide pixel clock range: 8 - 90 MHz

• Supports resolutions from 480p to WXGA

• Internal PLL does not require external loop filter

• Clock edge selection for TTL alignment selectable

• Power down mode

The V104 converts the 6 LVDS (Low Voltage

Differential Signaling) video data stream pairs to 35

CMOS/TTL data bits with a rising or falling edge clock.

The clock edge selection is performed using a

dedicated pin.

• Single 3.3V supply

• Low power consumption CMOS design

• 64-pin TQFP lead free package

In conjunction with the V103 transmitter, the V104 can

transmit 10 bits per color (R, G, B) along with 5 bits of

control and timing data (HSYNC, VSYNC, DE, CNTL1,

CNTL2) over a low EMI, low bus width connection

including connectors and standard LVDS cabling.

Block Diagram

CMOS/TTL Output

LVDS Input

RA6-RA0

RA+/-

RB6-RB0

RB+/-

RC+/-

RD+/-

Serial to

Parallel

RC6-RC0

RD6-RD0

RE6-RE0

RE+/-

PLL

CLKOUT

RCLK+/-

(8 to 90 MHz)

CMOS/TTL Input

TEST

R/F

V104 Datasheet

1/12/05

Revision 1.6

Integrated Circuit Systems • 525 Race Street, San Jose, CA 95126 • tel (408) 297-1201 • www.icst.com

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