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UT54ACTS165

更新时间： 2024-10-31 01:18:55
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艾法斯 - AEROFLEX /
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10页 255K
描述
8-Bit Parallel Shift Registers

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UT54ACTS165 数据手册

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Standard Products  
UT54ACS165/UT54ACTS165  
8-Bit Parallel Shift Registers  
Datasheet  
November 2010  
www.aeroflex.com/logic  
FEATURES  
PINOUTS  
‰ Complementary outputs  
‰ Direct overriding load (data) inputs  
‰ Gated clock inputs  
16-Pin DIP  
Top View  
‰ Parallel-to-serial data conversions  
‰ 1.2μ CMOS  
- Latchup immune  
‰ High speed  
‰ Low power consumption  
‰ Single 5 volt supply  
‰ Available QML Q or V processes  
‰ Flexible package  
VDD  
16  
1
SH/LD  
CLK INH  
15  
14  
13  
12  
11  
10  
9
2
3
4
5
6
7
8
CLK  
E
D
C
F
B
G
A
H
SER  
QH  
QH  
VSS  
- 16-pin DIP  
- 16-lead flatpack  
‰ UT54ACS165 - SMD 5962-96558  
‰ UT54ACTS165 - SMD 5962-96559  
16-Lead Flatpack  
Top View  
DESCRIPTION  
1
16  
VDD  
SH/LD  
CLK  
2
15  
14  
13  
12  
11  
10  
9
CLK INH  
The UT54ACS165 and the UT54ACTS165 are 8-bit serial shift regis-  
ters that, when clocked, shift the data toward serial output QH. Parallel-  
3
4
5
6
7
8
D
E
F
C
in access to each stage is provided by eight individual data inputs that  
are enabled by a low level at the SH/LD input. The devices feature a  
clock inhibit function and a complemented serial output QH .  
B
G
A
H
QH  
VSS  
SER  
QH  
Clocking is accomplished by a low-to-high transition of the CLK input  
while SH/LD is held high and CLK INH is held low. The functions of  
theCLKandCLKINH(clockinhibit)inputsareinterchangeable. Since  
a low CLK input and a low-to-high transition of CLK INH will also  
accomplish clocking, CLK INH should be changed to the high level  
only while the CLK input is high. Parallel loading is disabled when  
SH/LD is held high. Parallel inputs to the registers are enabled while  
SH/LD is low independently of the levels of CLK, CLK INH or SER  
inputs.  
LOGIC SYMBOL  
SRG8  
(1)  
SH/LD  
C1 (LOAD)  
(15)  
CLK INH  
≥1  
The devices are characterized over full military temperature range of  
-55°C to +125°C.  
C2/  
(2)  
CLK  
(10)  
FUNCTION TABLE  
SER  
A
2D  
1D  
(11)  
INPUTS  
INTERNAL OUTPUTS  
OUTPUTS  
(12)  
B
1D  
(13)  
C
SH/ CLK CLK SER PARALLEL  
(14)  
D
QA  
QB  
QH QH  
LD  
A . . . H  
INH  
X
(3)  
E
h
L
X
L
↑
X
X
a . . . h  
X
a
b
h
(4)  
F
(5)  
H
L
Q
Q
Q
Q
Q
Q
Q
A
B
A
A
B
H
G
G
H
H
G
G
H
G
(9)  
(7)  
QH  
QH  
(6)  
H
H
H
H
L
L
H
H
L
X
X
X
H
Q
Q
Q
Q
Q
Q
1D  
↑
L
Note:  
1. Logic symbol in accordance with ANSI/IEEE Std 91-1984 and  
IEC Publication 617-12.  
X
X
Q
A
Note:  
1
1. Qn = The state of the referenced output one setup time prior to the Low-to-  
High clock transition.PINOUTS  
1234567...10

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