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UPD44165084F5-E50-EQ1-A

更新时间： 2024-01-04 23:54:47

品牌	Logo	应用领域
日电电子 - NEC		存储内存集成电路静态存储器
页数	文件大小	规格书
32页	389K
描述
QDR SRAM, 2MX8, 0.45ns, CMOS, PBGA165, 13 X 15 MM, PLASTIC, BGA-165

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UPD44165084F5-E50-EQ1-A 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	LBGA,	针数：	165
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.76
最长访问时间：	0.45 ns	JESD-30 代码：	R-PBGA-B165
JESD-609代码：	e1	长度：	15 mm
内存密度：	16777216 bit	内存集成电路类型：	QDR SRAM
内存宽度：	8	功能数量：	1
端子数量：	165	字数：	2097152 words
字数代码：	2000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	2MX8	封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	认证状态：	Not Qualified
座面最大高度：	1.51 mm	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	TIN SILVER COPPER
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	13 mm	Base Number Matches：	1

UPD44165084F5-E50-EQ1-A 数据手册

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DATA SHEET

MOS INTEGRATED CIRCUIT

µPD44165084, 44165184, 44165364

18M-BIT QDR^TMII SRAM

4-WORD BURST OPERATION

Description

The µPD44165084 is a 2,097,152-word by 8-bit, the µPD44165184 is a 1,048,576-word by 18-bit and the

µPD44165364 is a 524,288-word by 36-bit synchronous quad data rate static RAM fabricated with advanced CMOS

technology using full CMOS six-transistor memory cell.

The µPD44165084, µPD44165184 and µPD44165364 integrates unique synchronous peripheral circuitry and a

burst counter. All input registers controlled by an input clock pair (K and /K) are latched on the positive edge of K and

/K.

These products are suitable for application which require synchronous operation, high speed, low voltage, high

density and wide bit configuration.

These products are packaged in 165-pin PLASTIC BGA.

Features

• 1.8 ± 0.1 V power supply and HSTL I/O

• DLL circuitry for wide output data valid window and future frequency scaling

• Separate independent read and write data ports with concurrent transactions

• 100% bus utilization DDR READ and WRITE operation

• Four-tick burst for reduced address frequency

• Two input clocks (K and /K) for precise DDR timing at clock rising edges only

• Two output clocks (C and /C) for precise flight time

and clock skew matching-clock and data delivered together to receiving device

• Internally self-timed write control

• Clock-stop capability with µs restart

• User programmable impedance output

• Fast clock cycle time : 4.0 ns (250 MHz) , 5.0 ns (200 MHz) , 6.0 ns (167 MHz)

• Simple control logic for easy depth expansion

• JTAG boundary scan

The information in this document is subject to change without notice. Before using this document, please

confirm that this is the latest version.

Not all products and/or types are available in every country. Please check with an NEC Electronics

sales representative for availability and additional information.

Document No. M15825EJ7V1DS00 (7th edition)

Date Published July 2004 NS CP(K)

Printed in Japan

The mark

shows major revised points.

2001

12 3 4 5 6 7...32

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型号	品牌	描述	获取价格	数据表
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UPD44165092AF5-E50-EQ2	NEC	IC,SYNC SRAM,QDR,2MX9,CMOS,BGA,165PIN,PLASTIC	获取价格

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