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UL62H1616BKK35G1 PDF预览

UL62H1616BKK35G1

更新时间： 2023-02-26 13:18:29
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
10页 195K
描述
Standard SRAM, 64KX16, 35ns, CMOS, PBGA48, LEAD FREE, BGA-48

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UL62H1616BKK35G1 技术参数

是否无铅： 不含铅生命周期：Obsolete
零件包装代码：BGA包装说明：BGA,
针数：48Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.42最长访问时间：35 ns
JESD-30 代码：R-PBGA-B48JESD-609代码：e3
内存密度：1048576 bit内存集成电路类型：STANDARD SRAM
内存宽度：16功能数量：1
端子数量：48字数：65536 words
字数代码：64000工作模式：ASYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：64KX16封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
最大供电电压 (Vsup)：2.7 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：BALL
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

UL62H1616BKK35G1 数据手册

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Preliminary  
UL62H1616B  
Low Voltage Automotive Fast 64K x 16 SRAM  
Features  
Description  
! 65536 x 16 bit static CMOS RAM  
! 15, 20 and 35 ns Access Time  
! Common data inputs and  
data outputs  
The UL62H1616B is a static RAM  
change leads to a new Read cycle.  
In a Read cycle, the data outputs  
are activated by the falling edge of  
G. If LB = L the data lower byte will  
be available at the outputs DQ0-  
DQ7, on UB = L the data upper  
byte appear at the outputs DQ8-  
DQ15. After the address change,  
the data outputs go High-Z until the  
new information is available. The  
data outputs have no preferred  
state. The Read cycle is finished by  
the falling edge of W, or by the  
rising edge of E, respectively.  
manufactured using a CMOS pro-  
cess technology with the following  
operating modes:  
! Three-state outputs  
- Lower / Upper Byte Read  
- Word Read  
! Standby current < 100 µA  
at 125°C  
- Lower / Upper Byte Write  
- Word Write  
! Power supply voltage 2.5 V  
! Operating temperature range  
K-Type:-40 °C to 85 °C  
- Standby  
- Data Retention  
A-Type:-40 °C to 125 °C  
The memory array is based on a  
6-Transistor cell.  
! QS 9000 Quality Standard  
! ESD protection > 2000 V  
(MIL STD 883C M3015.7)  
! Latch-up immunity >100 mA  
! Package: TSOP II 44 (400 mil)  
The circuit is activated by the fal-  
ling edge of E. The address and  
control inputs open simultaneously.  
According to the information of W  
and G, the data inputs, or outputs,  
are active. During the active state  
E = L and W = H each address  
Data retention is guaranteed down  
to 2 V. With the exception of E, all  
inputs consist of NOR gates, so  
that no pull-up/pull-down resistors  
are required.  
Pin Configuration  
Pin Description  
BGA  
A5  
1
2
3
4
5
6
7
8
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
24  
23  
A4  
A3  
A2  
A1  
A0  
A6  
A7  
G
UB  
LB  
DQ15  
DQ14  
DQ13  
DQ12  
VSS  
VCC  
DQ11  
DQ10  
Signal Name Signal Description  
LB  
G
A0  
A3  
A1  
A4  
A6  
A7  
n.c.  
A2  
E
A0 - A15  
Address Inputs  
DQ8  
UB  
DQ0  
DQ2  
DQ0 - DQ15 Data In/Out  
DQ9 DQ10 A5  
VSS DQ11 n.c.  
VCC DQ12 n.c.  
DQ1  
Chip Enable  
E
E
DQ0  
DQ1  
DQ2  
DQ3  
VCC  
VSS  
DQ4  
DQ5  
DQ6  
DQ7  
W
A15  
A14  
A13  
A12  
n.c.  
Output Enable  
Write Enable  
G
W
DQ3 VCC  
9
n.c. DQ4 VSS  
UB  
LB  
VCC  
VSS  
n.c.  
Upper Byte Enable  
Lower Byte Enable  
Power Supply Voltage  
Ground  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
DQ14 DQ13 A14 A15 DQ5 DQ6  
TSOPII  
DQ15 n.c.  
n.c. A8  
A12 A13  
A9 A10  
W
DQ7  
n.c.  
A11  
not connected  
DQ9  
DQ8  
Top View  
n.c.  
A8  
A9  
A10  
A11  
n.c.  
Top View  
April 21, 2004  
1
1234567...10

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