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Datasheet > 信号电路 > 锁相环或频率合成电路> U2782B-AFSG3
U2782B-AFSG3 PDF预览

U2782B-AFSG3

更新时间： 2024-11-20 22:41:51
品牌 Logo 应用领域
TEMIC 信号电路锁相环或频率合成电路光电二极管异步传输模式ATM
页数 文件大小 规格书
10页 152K
描述
1100 MHz Twin PLL

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U2782B-AFSG3 技术参数

是否Rohs认证：不符合生命周期：Obsolete
包装说明：SSOP-20Reach Compliance Code：unknown
风险等级：5.92Is Samacsys：N
模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZERJESD-30 代码：R-PDSO-G20
JESD-609代码：e0功能数量：2
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP20,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3/5,5 V
认证状态：Not Qualified子类别：PLL or Frequency Synthesis Circuits
最大供电电流 (Isup)：13 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES技术：BIPOLAR
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

U2782B-AFSG3 数据手册

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U2782B  
1100 MHz Twin PLL  
Description  
The IC U2782B is a low power twin PLL manufactured  
with TEMIC’s advanced UHF process. The maximum  
operating frequency is 1100 MHz for both PLLs.  
It features a wide supply voltage range from 2.7 to 5.5 V.  
Prescaler 64/65 and power down function for both PLL’s  
is integrated. Applications are CT1, IS54, JDC etc.  
Electrostatic sensitive device.  
Observe precautions for handling.  
Features  
Benefits  
Low current consumption leads to extended talk time  
Very low current consumption (typical 3 V/11 mA)  
Supply voltage range 2.7 to 5.5 V  
Maximum input frequency: 1100 for both PLLs  
2 pins for separate power down functions  
Output for PLL lock status  
Twin PLL saves costs and space  
One foot print for all TEMIC twin PLL’s saves design-  
in time  
Prescaler 64/65 for both inputs  
SSO20 package  
ESD protected according to MIL-STD 833  
method 3015 cl.2  
Block Diagram  
1
5I/Port 0  
9
4
HPD1/Port1  
14  
V
V
analog  
digital  
S
Ports  
2
6
HPD2/Port4  
Port3  
S
Power  
down  
Test  
20  
10  
DGND  
AGND  
OSCi  
15  
7
Control functions  
16 bit latch  
Lock  
select  
Lock Port2  
Oscillator  
8
OSCo  
12 bit latch 1  
on / off  
divide by 2  
12 bit reference divider 1  
3
Phase  
detector 1  
Charge  
pump 1  
CP1  
17 bit latch 1  
V
Scp  
17  
5
RFi1  
17 bit main divider 1  
64 / 65 Prescaler 1  
17 bit  
Shift register  
Pump  
bias  
19  
11  
12  
13  
Iset  
Clock  
Data  
3 bit  
Load control  
12 bit latch 2  
Enable  
12 bit reference divider 2  
Charge  
pump 2  
Phase  
detector 2  
18  
17 bit latch 2  
CP2  
16  
RFi2  
17 bit main divider 2  
64 / 65 Prescaler 2  
94 8916  
Figure 1.  
TELEFUNKEN Semiconductors  
1 (10)  
Rev. A4, 17-Oct-97  
1234567...10

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型号 品牌 获取价格 描述 数据表
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