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54AC11112

更新时间： 2024-01-18 04:18:36
品牌 Logo 应用领域
德州仪器 - TI 触发器
页数 文件大小 规格书
7页 96K
描述
DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET

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54AC11112 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：24Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.92
Is Samacsys：N系列：AC
JESD-30 代码：R-GDIP-T16长度：19.56 mm
负载电容（CL）：50 pF逻辑集成电路类型：J-K FLIP-FLOP
位数：2功能数量：2
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C输出极性：COMPLEMENTARY
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3/5 V传播延迟（tpd）：7.4 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：125 MHz
Base Number Matches：1

54AC11112 数据手册

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54AC11112, 74AC11112  
DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS  
WITH CLEAR AND PRESET  
SCAS073A – JUNE 1989 – REVISED APRIL 1993  
54AC11112 . . . J PACKAGE  
74AC11112 . . . D OR N PACKAGE  
(TOP VIEW)  
• Flow-Through Architecture Optimizes  
PCB Layout  
• Center-Pin V  
and GND Configuration  
Minimizes High-Speed Switching Noise  
CC  
1PRE  
1Q  
1Q  
GND  
2Q  
2Q  
2PRE  
2J  
1J  
1K  
1CLK  
1CLR  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
• EPIC (Enhanced-Performance Implanted  
CMOS) 1-µm Process  
• 500-mA Typical Latch-Up Immunity  
at 125°C  
V
CC  
2CLR  
2CLK  
2K  
• ESD Protection Exceeds 2000 V,  
MIL STD-883C Method 3015  
• Package Options Include Plastic Small-  
Outline Packages, Ceramic Chip Carriers,  
and Standard Plastic and Ceramic  
300-mil DIPs  
54AC11112 . . . FK PACKAGE  
(TOP VIEW)  
description  
These devices contain two independent J-K  
negative-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs regardless of the levels of the  
other inputs. When preset and clear are inactive  
(high), dataattheJandKinputsmeetingthesetup  
time requirements are transferred to the outputs  
on the negative-going edge of the clock pulse.  
Clocktriggeringoccursatavoltagelevelandisnot  
directly related to the fall time of the clock pulse.  
Following the hold time interval, data at the J and  
K inputs may be changed without affecting the  
levels at the outputs. These versatile flip-flops can  
perform as toggle flip-flops by tying J and K high.  
3
2
1
20 19  
18  
2CLK  
17 2K  
1K  
1J  
4
5
6
7
8
16  
15  
14  
NC  
NC  
2J  
1PRE  
1Q  
2PRE  
9 10 11 12 13  
NC – No internal connection  
The 54AC11112 is characterized for operation over the full military temperature range of –55°C to 125°C. The  
74AC11112 is characterized for operation from –40°C to 85°C.  
FUNCTION TABLE  
(each gate)  
INPUTS  
OUTPUTS  
PRE  
L
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
CLR  
H
H
L
X
H
L
L
X
H
H
H
H
↓
Q
Q
O
O
H
H
↓
H
L
L
H
L
H
H
↓
H
H
X
L
H
H
H
↓
H
X
Toggle  
H
H
H
Q
Q
O
O
†
This configuration is nonstable; that is, it will not persist  
when either PRE or CLR returns to its inactive (high) level.  
EPIC is a trademark of Texas Instruments Incorporated.  
Copyright 1993, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
2–1  
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567

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型号 品牌 描述 获取价格 数据表
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