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TA80960CF-30

更新时间： 2024-11-21 19:53:55
品牌 Logo 应用领域
英特尔 - INTEL 时钟外围集成电路装置
页数 文件大小 规格书
62页 1171K
描述
RISC Microprocessor, 32-Bit, 30.3MHz, CMOS, CPGA168, CERAMIC, PGA-168

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TA80960CF-30 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：PGA包装说明：PGA, PGA168,17X17
针数：168Reach Compliance Code：unknown
ECCN代码：3A001.A.3HTS代码：8542.31.00.01
风险等级：5.92地址总线宽度：32
位大小：32边界扫描：NO
最大时钟频率：60.6 MHz外部数据总线宽度：32
格式：FIXED POINT集成缓存：NO
JESD-30 代码：S-CPGA-P168JESD-609代码：e0
长度：44.45 mm低功率模式：NO
DMA 通道数量：4外部中断装置数量：9
串行 I/O 数：端子数量：168
片上数据RAM宽度：8最高工作温度：110 °C
最低工作温度：-40 °C封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：PGA封装等效代码：PGA168,17X17
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not QualifiedRAM（字数）：1000
座面最大高度：4.57 mm速度：30.3 MHz
子类别：Microprocessors最大压摆率：1150 mA
最大供电电压：5.25 V最小供电电压：4.75 V
标称供电电压：5 V表面贴装：NO
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：PIN/PEG
端子节距：2.54 mm端子位置：PERPENDICULAR
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：44.45 mm
uPs/uCs/外围集成电路类型：MICROPROCESSOR, RISCBase Number Matches：1

TA80960CF-30 数据手册

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SPECIAL ENVIRONMENT 80960CF-30, -25, -16  
32-BIT HIGH-PERFORMANCE SUPERSCALAR  
PROCESSOR  
Socket and Object Code Compatible with 80960CA  
Two Instructions/Clock Sustained Execution  
Four 59 Mbytes/s DMA Channels with Data Chaining  
#
#
#
Demultiplexed 32-bit Burst Bus with Pipelining  
#
32-bit Parallel Architecture  
Ð Two Instructions/clock Execution  
Ð Load/Store Architecture  
Y
Y
High Bandwidth On-Chip Data RAM  
Ð 1 Kbytes On-Chip RAM for Data  
Ð Sustain 128 bits per clock access  
Ð Sixteen 32-bit Global Registers  
Ð Sixteen 32-bit Local Registers  
Ð Manipulate 64-bit Bit Fields  
Ð 11 Addressing Modes  
Ð Full Parallel Fault Model  
Ð Supervisor Protection Model  
Y
Four On-Chip DMA Channels  
Ð 59 Mbytes/s Fly-by Transfers  
Ð 32 Mbytes/s Two-Cycle Transfers  
Ð Data Chaining  
Ð Data Packing/Unpacking  
Ð Programmable Priority Method  
Y
Y
Fast Procedure Call/Return Model  
Ð Full Procedure Call in 4 clocks  
Y
32-Bit Demultiplexed Burst Bus  
Ð 128-bit Internal Data Paths to and  
from Registers  
On-Chip Register Cache  
Ð Burst Bus for DRAM Interfacing  
Ð Address Pipelining Option  
Ð Fully Programmable Wait States  
Ð Supports 8, 16 or 32-bit Bus Widths  
Ð Supports Unaligned Accesses  
Ð Supervisor Protection Pin  
Ð Caches Registers on Call/Ret  
Ð Minimum of 6 Frames provided  
Ð Up to 15 Programmable Frames  
Y
Y
Y
On-Chip Instruction Cache  
Ð 4 Kbyte Two-Way Set Associative  
Ð 128-bit Path to Instruction Sequencer  
Ð Cache-Lock Modes  
Y
Y
Selectable Big or Little Endian Byte  
Ordering  
Ð Cache-Off Mode  
High-Speed Interrupt Controller  
Ð Up to 248 External Interrupts  
Ð 32 Fully Programmable Priorities  
Ð Multi-mode 8-bit Interrupt Port  
Ð Four Internal DMA Interrupts  
Ð Separate, Non-maskable Interrupt Pin  
Ð Context Switch in 750 ns Typical  
On-Chip Data Cache  
Ð 1 Kbyte Direct-Mapped,  
Write Through  
Ð 128 bits per Clock Access on  
Cache Hit  
Product Grades Available  
b
a
Ð SE3: 40 C to 110 C  
§
§
*Other brands and names are the property of their respective owners.  
Information in this document is provided in connection with Intel products. Intel assumes no liability whatsoever, including infringement of any patent or  
copyright, for sale and use of Intel products except as provided in Intel’s Terms and Conditions of Sale for such products. Intel retains the right to make  
changes to these specifications at any time, without notice. Microcomputer Products may have minor variations to this specification known as errata.  
©
COPYRIGHT INTEL CORPORATION, 1995  
January 1995  
Order Number: 271328-001  
1234567...62

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