Datasheet > 信号电路 > 锁相环或频率合成电路> SY89424VZCTR

SY89424VZCTR

更新时间： 2024-09-29 22:15:03

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麦瑞 - MICREL		信号电路锁相环或频率合成电路光电二极管
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5页	78K
描述
5V/3.3V FREQUENCY SYNTHESIZER 60MHz to 1GHz

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SY89424VZCTR 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP16,.4
针数：	16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.8
Is Samacsys：	N	模拟集成电路 - 其他类型：	PLL FREQUENCY SYNTHESIZER
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e0
长度：	10.34 mm	功能数量：	1
端子数量：	16	最高工作温度：	75 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP16,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	240	电源：	3.3/5 V
认证状态：	Not Qualified	座面最大高度：	2.65 mm
子类别：	PLL or Frequency Synthesis Circuits	最大供电电流 (Isup)：	80 mA
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	BIPOLAR	温度等级：	COMMERCIAL EXTENDED
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	7.52 mm
Base Number Matches：	1

SY89424VZCTR 数据手册

5V/3.3V

FREQUENCY SYNTHESIZER

(60MHz to 1GHz)

ClockWorks™

SY89424V

FEATURES

DESCRIPTION

■ 3.3V and 5V power supply options

■ Up to 1GHz clock frequencies

The SY89424V is a low-power Phase Locked Loop

(PLL) based frequency synthesizer. The device is capable

of generating up to 1GHz clock frequencies with a low-cost

10–25MHz external series-resonant quartz crystal. One

can also use PECL differential clock signals to drive this

device instead of the quartz crystal. Operation of this chip

is controlled by three select pins (S1, S2 and S3). S1

selects the divide ratio of 24 or 50 for the PLL. S2 and S3

select the output frequency. There are two pull-down

resistor pins (PDR1 and PDR2). Each pin has an on-chip

resistor that will control the output driver currents. When

PDR1 and PDR2 pins are open, both outputs are normal

open emitter PECL drivers. When PDR1 and PDR2 pins

are shorted to the outputs, on-chip pull down currents of

25mA (40mA at 5V VCC) are provided. Both output drivers

are capable of driving 20 ohm clock lines. An output enable

(OE) pin is available and it can be HIGH or left open for

normal operation. When OE is LOW, a built-in Disable

Timing Synchronizer will force the FOUT output to LOW at

the completion of the HIGH clock cycle. The FOUT output

remains HIGH during that time.

■ Internal quartz reference oscillator driven by quartz

crystal or PECL source

■ Low jitter PLL design

■ On-chip 20 ohm driver

■ Differential outputs with 600mV (min) swing

■ Optional pull-down resistors for AC-coupled outputs

■ Low power consumption

■ External loop filter optimizes performance/cost

■ Available in 16-pin SOIC package

BLOCK DIAGRAM

F1A F2A

LOOP

FILTER

XTAL1

OSC

XTAL2

PHASE

COMP

CHARGE

PUMP

÷ 24, ÷ 50

VCO

S1A

FOUT

÷ 1, 2, 3, 4

FOUT

PDR1 PDR2

S2A

S3A

Rev.: G

Amendment: /0

Issue Date: May, 1998

12 3 4 5

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