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SY100E196JYTR

更新时间： 2024-11-20 20:06:27
品牌 Logo 应用领域
美国微芯 - MICROCHIP 输出元件逻辑集成电路延迟线
页数 文件大小 规格书
10页 79K
描述
SILICON DELAY LINE, COMPLEMENTARY OUTPUT, PQCC28, LEAD FREE, PLASTIC, LCC-28

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SY100E196JYTR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QLCC
包装说明：LEAD FREE, PLASTIC, LCC-28针数：28
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.2系列：100E
JESD-30 代码：S-PQCC-J28JESD-609代码：e3
长度：11.48 mm逻辑集成电路类型：SILICON DELAY LINE
湿度敏感等级：2功能数量：1
抽头/阶步数：127端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：260
可编程延迟线：YES认证状态：Not Qualified
座面最大高度：4.57 mm表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40总延迟标称（td）：3.63 ns
宽度：11.48 mmBase Number Matches：1

SY100E196JYTR 数据手册

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®
Precision Edge
PROGRAMMABLE DELAY  
CHIP WITH ANALOG INPUT  
SY10E196  
SY100E196  
DESCRIPTION  
FEATURES  
■ Up to 2ns delay range  
The SY10/100E196 are programmable delay chips  
(PDCs) designed primarily for very accurate differential  
ECL input edge placement applications.  
■ Extended 100E VEE range of –4.2V to –5.5V  
■ ≈20ps digital step resolution  
■ Linear input for tighter resolution  
■ >1GHz bandwidth  
The delay section consists of a chain of gates and a  
linear ramp delay adjustment organized as shown in the  
logic diagram. The first two delay elements feature gates  
that have been modified to have delays 1.25 and 1.5  
times the basic gate delay of approximately 80ps. These  
two elements provide the E196 with a digitally-selectable  
resolution of approximately 20ps. The required device  
delay is selected by the seven address inputs D[0:6],  
which are latched on-chip by a high signal on the latch  
enable (LEN) control. If the LEN signal is either LOW or  
left floating, then the latch is transparent.  
■ On-chip cascade circuitry  
■ 75KkΩ input pulldown resistor  
■ Fully compatible with Motorola MC10E/100E196  
■ Available in 28-pin PLCC package  
The FTUNE input takes an analog coltage and applies  
it to an internal linear ramp for reducing the 20s resolution  
still further. The FTUNE input is what differentiates the  
E196 from the E195.  
An eighth latched input, D7, is provided for cascading  
multiple PDCs for increased programmable range. The  
cascade logic allows full control of multiple PDCs, at the  
expense of only a single added line to the data bus for  
each additional PDC, without the need for any external  
gating.  
PIN NAMES  
Pin  
Function  
Signal Input  
IN/IN  
EN  
Input Enable  
D[0:7]  
Mux Select Inputs  
Signal Output  
Q/Q  
LEN  
Latch Enable  
SET MIN  
SET MAX  
CASCADE  
FTUNE  
VCCO  
Minimum Delay Set  
Maximum Delay Set  
Cascade Signal  
Linear Voltage Input  
VCC to Output  
Rev.: H  
Amendment:/0  
M9999-032006  
hbwhelp@micrel.com or (408) 955-1690  
1
Issue Date: March 2006  
1234567...10

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型号 品牌 获取价格 描述 数据表
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