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SP5768

更新时间： 2024-02-11 18:14:38
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加拿大卓联 - ZARLINK /
页数 文件大小 规格书
10页 108K
描述
3.0 GHz Low Phase Noise Frequency Synthesiser

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SP5768 技术参数

生命周期：Obsolete包装说明：CERAMIC, FLAT PACK-10
针数：10Reach Compliance Code：unknown
ECCN代码：EAR99风险等级：5.83
配置：SINGLE二极管元件材料：SILICON
二极管类型：RECTIFIER DIODEJESD-30 代码：R-CDSO-F10
JESD-609代码：e0元件数量：1
端子数量：10最高工作温度：150 °C
最低工作温度：-65 °C封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
最大功率耗散：0.4 W认证状态：Not Qualified
表面贴装：YES端子面层：TIN LEAD
端子形式：FLAT端子位置：DUAL

SP5768 数据手册

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SP5768  
3.0 GHz Low Phase Noise Frequency Synthesiser  
November 2004  
Features  
Ordering Information  
SP5768/KG/MP1S (Tubes)  
SP5768/KG/MP1T (Tape and Reel)  
•
•
Complete 3.0GHz single chip system  
Optimised for low phase noise, with comparison  
frequencies up to 4 MHz  
No RF prescaler  
•
•
•
•
•
•
•
•
•
Selectable reference division ratio  
Reference frequency output  
Description  
Selectable charge pump current  
Integrated loop amplifier  
The SP5768 is a single chip frequency synthesiser  
designed for tuning systems up to 3.0GHz and is  
optimized for low phase noise with comparison  
frequencies up to 4 MHz.  
Four switching ports  
Low power replacement for SP5658 and 5668  
Downwards software compatible with SP5658  
The RF programmable divider contains a front end dual  
modulus 16/17 functioning over the full operating range  
and allows for coarse tuning in the upconverter  
application and fine tuning in the downconverter.  
ESD protection, (Normal ESD handling  
procedures should be observed)  
Comparison frequencies are obtained either from a  
crystal controlled on-chip oscillator or from an external  
source. A buffered reference frequency output is also  
available to drive a second SP5768.  
Applications  
• TV, VCR and Cable tuning systems  
• Communications systems  
The device also contains 4 switching ports.  
REF  
CRYSTAL CAP  
REFERENCE  
DIVIDER  
13 BIT  
COUNT  
CRYSTAL  
16/17  
RF INPUT  
4 BIT  
COUNT  
CHARGE PUMP  
DRIVE  
17 BIT LATCH  
6 BIT LATCH  
DATA  
5 BIT  
LATCH & PORT/  
TEST MODE  
INTERFACE  
CLOCK  
DATA  
INTERFACE  
ENABLE  
PORT P0/OP PORT P1/OC  
PORT P2  
PORT P3  
Figure 1 - SP5768 block diagram  
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2001-2004, Zarlink Semiconductor Inc. All Rights Reserved.  
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