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Datasheet > 逻辑 > 总线驱动器/收发器> SNJ54AC374W
SNJ54AC374W PDF预览

SNJ54AC374W

更新时间： 2024-01-21 13:15:44
品牌 Logo 应用领域
德州仪器 - TI 触发器输出元件
页数 文件大小 规格书
16页 536K
描述
OCTAL D TYPE EDGE TRIGGERED FLIP FLOPS WITH 3 STATE OUTPUTS

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SNJ54AC374W 技术参数

生命周期：Active零件包装代码：DFP
包装说明：DFP, FL20,.3针数：20
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：6 weeks
风险等级：5.18控制类型：ENABLE LOW
计数方向：UNIDIRECTIONAL系列：AC
JESD-30 代码：R-GDFP-F20长度：13.09 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
最大频率@ Nom-Sup：60000000 Hz最大I（ol）：0.024 A
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-55 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DFP
封装等效代码：FL20,.3封装形状：RECTANGULAR
封装形式：FLATPACK包装方法：TUBE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3/5 V
最大电源电流（ICC）：0.04 mAProp。Delay @ Nom-Sup：16.5 ns
传播延迟（tpd）：16.5 ns认证状态：Not Qualified
筛选级别：MIL-PRF-38535座面最大高度：2.45 mm
子类别：FF/Latches最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子形式：FLAT
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：6.92 mmBase Number Matches：1

SNJ54AC374W 数据手册

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SCAS543E − OCTOBER 1995 - REVISED OCTOBER 2003  
SN54AC374 . . . J OR W PACKAGE  
SN74AC374 . . . DB, DW, N, NS, OR PW PACKAGE  
(TOP VIEW)  
D
D
D
D
2-V to 6-V V  
Operation  
CC  
Inputs Accept Voltages to 6 V  
Max t of 9.5 ns at 5 V  
pd  
3-State Noninverting Outputs Drive Bus  
Lines Directly  
OE  
1Q  
1D  
2D  
2Q  
3Q  
3D  
4D  
4Q  
V
CC  
19 8Q  
1
2
3
4
5
6
7
8
9
10  
20  
18 8D  
D
Full Parallel Access for Loading  
17  
16  
15  
14  
13  
12  
11  
7D  
7Q  
6Q  
6D  
5D  
5Q  
CLK  
description/ordering information  
These 8-bit flip-flops feature 3-state outputs  
designed specifically for driving highly capacitive  
or relatively low-impedance loads. The devices  
are particularly suitable for implementing buffer  
registers, I/O ports, bidirectional bus drivers, and  
working registers.  
GND  
SN54AC374 . . . FK PACKAGE  
(TOP VIEW)  
The eight flip-flops of the ’AC374 devices are  
D-type edge-triggered flip-flops. On the positive  
transition of the clock (CLK) input, the Q outputs  
are set to the logic levels set up at the data (D)  
inputs.  
3
2
1
20 19  
18  
2D  
2Q  
3Q  
3D  
4D  
8D  
7D  
7Q  
4
5
6
7
8
17  
16  
A buffered output-enable (OE) input can be used  
to place the eight outputs in either a normal logic  
state (high or low logic levels) or the  
high-impedance state. In the high-impedance  
state, the outputs neither load nor drive the bus  
lines significantly. The high-impedance state and  
the increased drive provide the capability to drive  
bus lines in bus-organized systems without need  
for interface or pullup components.  
15 6Q  
14 6D  
9 10 11 12 13  
OE does not affect internal operations of the flip-flop. Old data can be retained or new data can be entered while  
the outputs are in the high-impedance state.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
Tube  
SN74AC374N  
SN74AC374N  
Tube  
SN74AC374DW  
SN74AC374DWR  
SN74AC374NSR  
SN74AC374DBR  
SN74AC374PW  
SN74AC374PWR  
SNJ54AC374J  
SOIC − DW  
AC374  
Tape and reel  
Tape and reel  
Tape and reel  
Tube  
SOP − NS  
AC374  
AC374  
−40°C to 85°C  
−55°C to 125°C  
SSOP − DB  
TSSOP − PW  
AC374  
Tape and reel  
Tube  
CDIP − J  
CFP − W  
LCCC − FK  
SNJ54AC374J  
SNJ54AC374W  
SNJ54AC374FK  
Tube  
SNJ54AC374W  
SNJ54AC374FK  
Tube  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are  
available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
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Copyright 2003, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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