5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 总线驱动器/收发器> SN74LVC125ADBR
SN74LVC125ADBR PDF预览

SN74LVC125ADBR

更新时间： 2024-11-20 05:24:51
品牌 Logo 应用领域
德州仪器 - TI 总线驱动器总线收发器逻辑集成电路光电二极管输出元件
页数 文件大小 规格书
12页 282K
描述
QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS

阅读下载

中文翻译

获取价格

SN74LVC125ADBR 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：SSOP
包装说明：SSOP, SSOP14,.3针数：14
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1.2Is Samacsys：N
控制类型：ENABLE LOW计数方向：UNIDIRECTIONAL
系列：LVC/LCX/ZJESD-30 代码：R-PDSO-G14
JESD-609代码：e4长度：6.2 mm
负载电容（CL）：50 pF逻辑集成电路类型：BUS DRIVER
最大I（ol）：0.024 A湿度敏感等级：1
位数：1功能数量：4
端口数量：2端子数量：14
最高工作温度：125 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP14,.3封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：6 ns传播延迟（tpd）：13.8 ns
认证状态：Not Qualified座面最大高度：2 mm
子类别：Bus Driver/Transceiver最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：5.3 mmBase Number Matches：1

SN74LVC125ADBR 数据手册

 浏览型号SN74LVC125ADBR的Datasheet PDF文件第2页浏览型号SN74LVC125ADBR的Datasheet PDF文件第3页浏览型号SN74LVC125ADBR的Datasheet PDF文件第4页浏览型号SN74LVC125ADBR的Datasheet PDF文件第5页浏览型号SN74LVC125ADBR的Datasheet PDF文件第6页浏览型号SN74LVC125ADBR的Datasheet PDF文件第7页 
ꢀꢁ ꢂꢃ ꢄꢅ ꢆꢇ ꢈꢉ ꢊ  
ꢋ ꢌꢊꢍꢎ ꢌꢏꢄ ꢐ ꢑꢌꢀ ꢑꢌꢒ ꢒꢐ ꢎ ꢓ ꢊꢔꢐ  
ꢕ ꢖꢔ ꢗ ꢘ ꢙꢀꢔꢊꢔ ꢐ ꢚ ꢌꢔ ꢏ ꢌꢔꢀ  
SCAS290N − JANUARY 1993 − REVISED FEBRUARY 2004  
D, DB, NS, OR PW PACKAGE  
(TOP VIEW)  
D
D
D
D
D
D
D
D
Operates From 1.65 V to 3.6 V  
Specified From −40°C to 85°C and  
−40°C to 125°C  
Inputs Accept Voltages to 5.5 V  
1
2
3
4
5
6
7
14  
13  
12  
11  
10  
9
1OE  
1A  
1Y  
2OE  
2A  
2Y  
V
CC  
4OE  
Max t of 4.8 ns at 3.3 V  
pd  
4A  
4Y  
3OE  
3A  
3Y  
Typical V  
<0.8 V at V  
(Output Ground Bounce)  
OLP  
CC  
= 3.3 V, T = 25°C  
A
Typical V  
(Output V  
Undershoot)  
OHV  
OH  
8
GND  
>2 V at V  
= 3.3 V, T = 25°C  
CC  
A
Latch-Up Performance Exceeds 250 mA Per  
JESD 17  
RGY PACKAGE  
(TOP VIEW)  
ESD Protection Exceeds JESD 22  
− 2000-V Human-Body Model (A114-A)  
− 200-V Machine Model (A115-A)  
1
14  
− 1000-V Charged-Device Model (C101)  
1A  
13 4OE  
12 4A  
2
3
4
5
6
1Y  
2OE  
2A  
description/ordering information  
11  
10  
9
4Y  
3OE  
3A  
This quadruple bus buffer gate is designed for  
2Y  
1.65-V to 3.6-V V  
operation.  
CC  
7
8
The SN74LVC125A features independent line  
drivers with 3-state outputs. Each output is  
disabled when the associated output-enable (OE)  
input is high.  
To ensure the high-impedance state during power up or power down, OE should be tied to V  
resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.  
through a pullup  
CC  
Inputs can be driven from either 3.3-V or 5-V devices. This feature allows the use of this device as a translator  
in a mixed 3.3-V/5-V system environment.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
−40°C to 85°C QFN − RGY  
Reel of 1000  
Tube of 50  
SN74LVC125ARGYR  
SN74LVC125AD  
LC125A  
Reel of 2500  
Reel of 250  
Reel of 2000  
Reel of 2000  
Tube of 90  
SN74LVC125ADR  
SN74LVC125ADT  
SN74LVC125ANSR  
SN74LVC125ADBR  
SN74LVC125APW  
SN74LVC125APWR  
SOIC − D  
SOP − NS  
LVC125A  
LVC125A  
LC125A  
−40°C to 125°C  
SSOP − DB  
Reel of 2000  
TSSOP − PW  
LC125A  
Reel of 250  
SN74LVC125APWT  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design  
guidelines are available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
ꢏ
ꢏ
ꢎ
ꢚ
ꢪ
ꢍ
ꢥ
ꢌ
ꢆ
ꢣ
ꢔ
ꢤ
ꢖ
ꢞ
ꢚ
ꢜ
ꢁ
ꢝ
ꢍ
ꢊ
ꢔ
ꢊ
ꢛ
ꢜ
ꢦ
ꢝ
ꢞ
ꢤ
ꢟ
ꢠ
ꢡ
ꢡ
ꢢ
ꢢ
ꢛ
ꢛ
ꢞ
ꢞ
ꢜ
ꢜ
ꢛ
ꢣ
ꢣ
ꢧ
ꢤ
ꢥ
ꢟ
ꢟ
ꢦ
ꢦ
ꢜ
ꢢ
ꢡ
ꢠ
ꢣ
ꢣ
ꢞ
ꢝ
ꢧ
ꢔꢦ  
ꢥ
ꢨ
ꢣ
ꢩ
ꢛ
ꢤ
ꢡ
ꢣ
ꢢ
ꢛ
ꢢ
ꢞ
ꢟ
ꢜ
ꢥ
ꢪ
ꢡ
ꢜ
ꢢ
ꢢ
ꢦ
ꢣ
ꢫ
Copyright 2004, Texas Instruments Incorporated  
ꢟ
ꢞ
ꢤ
ꢢ
ꢞ
ꢟ
ꢠ
ꢢ
ꢞ
ꢣ
ꢧ
ꢛ
ꢝ
ꢛ
ꢤ
ꢦ
ꢟ
ꢢ
ꢬ
ꢢ
ꢦ
ꢟ
ꢞ
ꢝ
ꢭ
ꢡ
ꢖ
ꢜ
ꢠ
ꢦ
ꢣ
ꢢ
ꢡ
ꢜ
ꢪ
ꢡ
ꢟ
ꢪ
ꢮ
ꢡ
ꢢ ꢦ ꢣ ꢢꢛ ꢜꢰ ꢞꢝ ꢡ ꢩꢩ ꢧꢡ ꢟ ꢡ ꢠ ꢦ ꢢ ꢦ ꢟ ꢣ ꢫ  
ꢟ
ꢟ
ꢡ
ꢜ
ꢢ
ꢯ
ꢫ
ꢏ
ꢟ
ꢞ
ꢪ
ꢥ
ꢤ
ꢢ
ꢛ
ꢞ
ꢜ
ꢧ
ꢟ
ꢞ
ꢤ
ꢦ
ꢣ
ꢣ
ꢛ
ꢜ
ꢰ
ꢪ
ꢞ
ꢦ
ꢣ
ꢜ
ꢞ
ꢢ
ꢜ
ꢦ
ꢤ
ꢦ
ꢣ
ꢣ
ꢡ
ꢟ
ꢛ
ꢩ
ꢯ
ꢛ
ꢜ
ꢤ
ꢩ
ꢥ
ꢪ
ꢦ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...12

中文翻译

下载PDF

SN74LVC125ADBR 替代型号

型号 品牌 替代类型 描述 数据表
SN74LVC125AQDRQ1 TI

完全替代

 QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADBLE TI

完全替代

 QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125AMDREP TI

类似代替

 Enhanced Product Quadruple Bus Buffer Gate With 3-State Outputs 14-SOIC -55 to 125

与SN74LVC125ADBR相关器件

型号 品牌 获取价格 描述 数据表
SN74LVC125ADBRG4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADE4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADG4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADR TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN74LVC125ADRE4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADRG3 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADRG4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADT TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN74LVC125ADTE4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS
SN74LVC125ADTG4 TI

获取价格

 		QUADRUPLE BUS BUFFER GATE WITH 3-STATE OUTPUTS

与SN74LVC125ADBR相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证