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| 是否无铅： | 含铅 | 生命周期： | Active |
| Reach Compliance Code： | unknown | 风险等级： | 5.74 |
| 系列： | LVC/LCX/Z | JESD-30 代码： | R-PDSO-G14 |
| JESD-609代码： | e0 | 长度： | 8.65 mm |
| 逻辑集成电路类型： | NAND GATE | 湿度敏感等级： | NOT SPECIFIED |
| 功能数量： | 3 | 输入次数： | 3 |
| 端子数量： | 14 | 最高工作温度： | 85 °C |
| 最低工作温度： | -40 °C | 封装主体材料： | PLASTIC/EPOXY |
| 封装代码： | SOP | 封装形状： | RECTANGULAR |
| 封装形式： | SMALL OUTLINE | 峰值回流温度（摄氏度）： | NOT SPECIFIED |
| 传播延迟（tpd）： | 6 ns | 认证状态： | COMMERCIAL |
| 座面最大高度： | 1.75 mm | 最大供电电压 (Vsup)： | 3.6 V |
| 最小供电电压 (Vsup)： | 2 V | 标称供电电压 (Vsup)： | 3.3 V |
| 表面贴装： | YES | 技术： | CMOS |
| 温度等级： | INDUSTRIAL | 端子面层： | TIN LEAD |
| 端子形式： | GULL WING | 端子节距： | 1.27 mm |
| 端子位置： | DUAL | 处于峰值回流温度下的最长时间： | NOT SPECIFIED |
| 宽度： | 3.9 mm | Base Number Matches： | 1 |
| 型号 | 品牌 | 获取价格 | 描述 | 数据表 |
| SN74LVC10PW | TI |
获取价格 |
LVC/LCX/Z SERIES, TRIPLE 3-INPUT NAND GATE, PDSO14 |
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| SN74LVC112A | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112AD | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112ADB | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112ADBLE | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112ADBR | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112ADBRE4 | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
|
| SN74LVC112ADE4 | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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| SN74LVC112ADG4 | TI |
获取价格 |
Dual Negative-Edge-Triggered J-K Flip-Flop With Clear And Preset 16-SOIC -40 to 125 |
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| SN74LVC112ADGV | TI |
获取价格 |
DUAL NEGATIVE-EDGE-TRIGGERED J-K FLIP-FLOP WITH CLEAR AND PRESET |
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