5秒后页面跳转
捷配首页

Datasheet > SN74LV373APWLE
SN74LV373APWLE PDF预览

SN74LV373APWLE

更新时间： 2024-02-23 23:43:55
品牌 Logo 应用领域
德州仪器 - TI 驱动光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
7页 137K
描述
LV/LV-A/LVX/H SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20, TSSOP-20

阅读下载

中文翻译

获取价格

SN74LV373APWLE 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP20,.25
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.23
系列：LV/LV-A/LVX/HJESD-30 代码：R-PDSO-G20
长度：6.5 mm负载电容（CL）：50 pF
逻辑集成电路类型：BUS DRIVER最大I（ol）：0.008 A
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP20,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
Prop。Delay @ Nom-Sup：17 ns传播延迟（tpd）：22 ns
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

SN74LV373APWLE 数据手册

 浏览型号SN74LV373APWLE的Datasheet PDF文件第2页浏览型号SN74LV373APWLE的Datasheet PDF文件第3页浏览型号SN74LV373APWLE的Datasheet PDF文件第4页浏览型号SN74LV373APWLE的Datasheet PDF文件第5页浏览型号SN74LV373APWLE的Datasheet PDF文件第6页浏览型号SN74LV373APWLE的Datasheet PDF文件第7页 
ꢀ
ꢁ
ꢂ
ꢃ
ꢄ
ꢅ
ꢆ
ꢇ
ꢆ
ꢈ
ꢀ
ꢁ
ꢇ
ꢉ ꢊꢋꢌꢄ ꢋ ꢍꢌꢁꢀ ꢎꢌꢍꢏ ꢁꢋ ꢐꢑꢋ ꢒꢎ ꢏ ꢄꢌꢋꢊ ꢓ ꢏ  
ꢃ
ꢄ
ꢅ
ꢆ
ꢇ
ꢆ
ꢀ
ꢀ
ꢔ
ꢕ
ꢋ
ꢓ
ꢆ
ꢑ
ꢀ
ꢋ
ꢌ
ꢋ
ꢏ
ꢉ
ꢖ
ꢋ
ꢎ
ꢖ
ꢋ
SCLS196C − FEBRUARY 1993 − REVISED APRIL 1996  
SN54LV373 . . . J OR W PACKAGE  
SN74LV373 . . . DB, DW, OR PW PACKAGE  
(TOP VIEW)  
D EPIC (Enhanced-Performance Implanted  
CMOS) 2-µ Process  
D Typical V  
(Output Ground Bounce)  
OLP  
< 0.8 V at V , T = 25°C  
CC  
A
OE  
1Q  
1D  
2D  
2Q  
3Q  
3D  
4D  
4Q  
V
CC  
8Q  
8D  
1
2
3
4
5
6
7
8
9
20  
19  
18  
D Typical V  
(Output V  
Undershoot)  
OHV  
OH  
> 2 V at V , T = 25°C  
CC  
A
17 7D  
16 7Q  
15 6Q  
14 6D  
13 5D  
12 5Q  
11 LE  
D ESD Protection Exceeds 2000 V Per  
MIL-STD-883C, Method 3015; Exceeds  
200 V Using Machine Model  
(C = 200 pF, R = 0)  
D Latch-Up Performance Exceeds 250 mA  
Per JEDEC Standard JESD-17  
GND 10  
D
Package Options Include Plastic  
Small-Outline (DW), Shrink Small-Outline  
(DB), Thin Shrink Small-Outline (PW),  
Ceramic Flat (W) Packages, Chip Carriers  
(FK), and (J) 300-mil DIPs  
SN54LV373 . . . FK PACKAGE  
(TOP VIEW)  
description  
3
2
1
20 19  
18  
8D  
7D  
7Q  
2D  
2Q  
3Q  
3D  
4D  
4
5
6
7
8
These octal transparent D-type latches are  
designed for 2.7-V to 5.5-V V operation.  
17  
16  
CC  
15 6Q  
14  
9 10 11 12 13  
While the latch-enable (LE) input is high, the Q  
outputs follow the data (D) inputs. When LE is  
taken low, the Q outputs are latched at the logic  
levels set up at the D inputs.  
6D  
A buffered output-enable (OE) input can be used  
to place the eight outputs in either a normal logic  
state (high or low) or the high-impedance state. In the high-impedance state, the outputs neither load nor drive  
the bus lines significantly. The high-impedance state and increased drive provide the capability to drive bus  
lines without need for interface or pullup components.  
OE does not affect the internal operations of the latches. Old data can be retained or new data can be entered  
while the outputs are in the high-impedance state.  
The SN74LV373 is available in TI’s shrink small-outline package (DB), which provides the same I/O pin count  
and functionality of standard small-outline packages in less than half the printed-circuit-board area.  
The SN54LV373 is characterized for operation over the full military temperature range of −55°C to 125°C. The  
SN74LV373 is characterized for operation from −40°C to 85°C.  
FUNCTION TABLE  
(each latch)  
INPUTS  
OUTPUT  
Q
OE  
L
LE  
H
H
L
D
H
L
H
L
L
L
X
X
Q
0
H
X
Z
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
EPIC is a trademark of Texas Instruments Incorporated.  
Copyright 1996, Texas Instruments Incorporated  
ꢖ ꢁ ꢄꢏꢀꢀ ꢉ ꢋꢓ ꢏꢍꢔ ꢕꢀ ꢏ ꢁ ꢉꢋꢏꢐ ꢗꢘ ꢙꢚ ꢛꢜꢝ ꢞꢟꢠ ꢡꢗ ꢝꢜ ꢡꢗꢢ ꢙꢡꢚ ꢎꢍ ꢉ ꢐ ꢖ ꢊꢋ ꢕꢉ ꢁ  
ꢗ
ꢐ
ꢌ
ꢋ
ꢌ
ꢙ
ꢡ
ꢣ
ꢜ
ꢤ
ꢟ
ꢢ
ꢗꢙ  
ꢜ
ꢡ
ꢝ
ꢞ
ꢤ
ꢤ
ꢠ
ꢡ
ꢗ
ꢢ
ꢚ
ꢜ
ꢣ
ꢥ
ꢞ
ꢦ
ꢧ
ꢙ
ꢝ
ꢢ
ꢗ
ꢙ
ꢜ
ꢡ
ꢛ
ꢢ
ꢠ
ꢨ
ꢎ
ꢤ
ꢜ
ꢛ
ꢞ
ꢝ
ꢗ
ꢚ
ꢝ
ꢜ
ꢡ
ꢣ
ꢜ
ꢤ
ꢟ
ꢗ
ꢜ
ꢚ
ꢥ
ꢠ
ꢝ
ꢙ
ꢣ
ꢙ
ꢝ
ꢢ
ꢗ
ꢙ
ꢜ
ꢡ
ꢚ
ꢥ
ꢠ
ꢤ
ꢗ
ꢘ
ꢠ
ꢗ
ꢠ
ꢤ
ꢟ
ꢚ
ꢜ
ꢣ
ꢋ
ꢠ
ꢩ
ꢢ
ꢚ
ꢕ
ꢡ
ꢚ
ꢗ
ꢤ
ꢞ
ꢟ
ꢠ
ꢡ
ꢗ
ꢚ
ꢚ
ꢗ
ꢢ
ꢡ
ꢛ
ꢢ
ꢤ
ꢛ
ꢪ
ꢢ
ꢤ
ꢤ
ꢢ
ꢡ
ꢗ
ꢫ
ꢨ
ꢎ
ꢤ
ꢜ
ꢛ
ꢞ
ꢝ
ꢗ
ꢙ
ꢜ
ꢡ
ꢥꢢ ꢤ ꢢ ꢟ ꢠ ꢗ ꢠ ꢤ ꢚ ꢨ  
ꢥ
ꢤ
ꢜ
ꢝ
ꢠ
ꢚ
ꢚ
ꢙ
ꢡ
ꢬ
ꢛ
ꢜ
ꢠ
ꢚ
ꢡ
ꢜ
ꢗ
ꢡ
ꢠ
ꢝ
ꢠ
ꢚ
ꢚ
ꢢ
ꢤ
ꢙ
ꢧ
ꢫ
ꢙ
ꢡ
ꢝ
ꢧ
ꢞ
ꢛ
ꢠ
ꢗ
ꢠ
ꢚ
ꢗ
ꢙ
ꢡ
ꢬ
ꢜ
ꢣ
ꢢ
ꢧ
ꢧ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443  
1234567

中文翻译

下载PDF

与SN74LV373APWLE相关器件

型号 品牌 获取价格 描述 数据表
SN74LV373APWR TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373APWRE4 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373APWRG4 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373APWT TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373APWTE4 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373APWTG4 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373A-Q1 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCH WITH 3-STATE OUTPUTS
SN74LV373ARGYR TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373ARGYRG4 TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCHES WITH 3 STATE OUTPUTS
SN74LV373AT TI

获取价格

 		OCTAL TRANSPARENT D-TYPE LATCH WITH 3-STATE OUTPUTS

与SN74LV373APWLE相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证