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SN74AUP1G08YZPR PDF预览

SN74AUP1G08YZPR

更新时间： 2024-11-26 21:56:07
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德州仪器 - TI 输入元件
页数 文件大小 规格书
13页 271K
描述
LOW POWER SINGLE 2 INPUT POSITIVE AND GATE

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SN74AUP1G08YZPR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：BGA
包装说明：VFBGA, BGA5,2X3,20针数：5
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1.28系列：AUP/ULP/V
JESD-30 代码：R-XBGA-B5JESD-609代码：e1
长度：1.4 mm负载电容（CL）：30 pF
逻辑集成电路类型：AND GATE最大I（ol）：0.004 A
湿度敏感等级：1功能数量：1
输入次数：2端子数量：5
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：UNSPECIFIED
封装代码：VFBGA封装等效代码：BGA5,2X3,20
封装形状：RECTANGULAR封装形式：GRID ARRAY, VERY THIN PROFILE, FINE PITCH
包装方法：TR峰值回流温度（摄氏度）：260
电源：1.2/3.3 V最大电源电流（ICC）：0.0009 mA
Prop。Delay @ Nom-Sup：25.5 ns传播延迟（tpd）：25.5 ns
认证状态：Not Qualified施密特触发器：NO
座面最大高度：0.5 mm子类别：Gates
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：0.8 V
标称供电电压 (Vsup)：1.2 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Silver/Copper (Sn/Ag/Cu)端子形式：BALL
端子节距：0.5 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：0.9 mm
Base Number Matches：1

SN74AUP1G08YZPR 数据手册

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SCES502B − NOVEMBER 2003 − REVISED AUGUST 2004  
D
D
D
Available in the Texas Instruments  
NanoStarand NanoFreePackages  
Low Static-Power Consumption;  
D
D
D
D
D
D
Wide Operating V  
Range of 0.8 V to 3.6 V  
CC  
Optimized for 3.3-V Operation  
3.6-V I/O Tolerant to Support Mixed-Mode  
Signal Operation  
I
= 0.9 µA Max  
CC  
Low Dynamic-Power Consumption;  
= 4.3 pF Typ at 3.3 V  
t
= 4.3 ns Max at 3.3 V  
pd  
C
pd  
Suitable for Point-to-Point Applications  
D
Low Input Capacitance; C = 1.5 pF Typ  
i
Latch-Up Performance Exceeds 100 mA Per  
JESD 78, Class II  
D
Low Noise − Overshoot and Undershoot  
<10% of V  
CC  
D
ESD Performance Tested Per JESD 22  
− 2000-V Human-Body Model  
(A114-B, Class II)  
− 200-V Machine Model (A115-A)  
− 1000-V Charged-Device Model (C101)  
D
D
I
Supports Partial-Power-Down Mode  
off  
Operation  
Schmitt-Trigger Action Allows Slow Input  
Transition and Better Switching Noise  
Immunity at the Input  
D
ESD Protection Exceeds 5000 V With  
Human-Body Model  
(V  
= 250 mV Typ at 3.3 V)  
hys  
DBV OR DCK PACKAGE  
(TOP VIEW)  
YEP OR YZP PACKAGE  
(BOTTOM VIEW)  
3 4  
2
GND  
B
Y
V
1
2
3
5
4
A
B
GND  
V
Y
CC  
1 5  
A
CC  
description/ordering information  
The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable  
applications. This family ensures a very low static- and dynamic-power consumption across the entire V  
CC  
range of 0.8 V to 3.6 V, resulting in increased battery life (see Figure 1). This product also maintains excellent  
signal integrity (see the very low undershoot and overshoot characteristics shown in Figure 2).  
Static-Power Consumption  
Dynamic-Power Consumption  
(pF)  
Switching Characteristics  
†
(µA)  
at 25 MHz  
3.5  
3
100%  
100%  
80%  
60%  
80%  
2.5  
2
Input  
Output  
60%  
40%  
3.3-V  
3.3-V  
†  
Logic  
1.5  
1
†
Logic  
40%  
0.5  
0
20%  
0%  
20%  
0%  
AUP  
AUP  
−0.5  
10  
15 20  
Time − ns  
AUP1G08 data at C = 15 pF  
0
5
25  
35 40 45  
30  
†
Single, dual, and triple gates  
†
L
Figure 2. Excellent Signal Integrity  
Y + A • B or Y + A ) B  
Figure 1. AUP − The Lowest-Power Family  
This single 2-input positive-AND gate performs the Boolean function  
in positive logic.  
NanoStarand NanoFreepackage technology is a major breakthrough in IC packaging concepts, using the  
die as the package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
NanoStar and NanoFree are trademarks of Texas Instruments.  
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Copyright 2004, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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SN74AUP1G08YZPR 替代型号

型号 品牌 替代类型 描述 数据表
SN74AUP1G08YEPR TI

完全替代

 LOW POWER SINGLE 2 INPUT POSITIVE AND GATE
SN74AUP1G08YFPR TI

类似代替

 LOW-POWER SINGLE 2-INPUT POSITIVE-AND GATE

与SN74AUP1G08YZPR相关器件

型号 品牌 获取价格 描述 数据表
SN74AUP1G125 TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125_10 TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125_101 TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125DBVR TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125DBVT TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125DCK TI

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 		AUP/ULP/V SERIES, 1-BIT DRIVER, TRUE OUTPUT, PDSO5
SN74AUP1G125DCKR TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125DCKT TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT
SN74AUP1G125DPWR TI

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 		具有三态输出的单路 0.8V 至 3.6V 低功耗缓冲器 | DPW | 5 | -40
SN74AUP1G125DRLR TI

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 		LOW-POWER SINGLE BUS BUFFER GATE WITH 3-STATE OUTPUT

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