5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 栅极> SN74AUP1G00DRY2
SN74AUP1G00DRY2 PDF预览

SN74AUP1G00DRY2

更新时间： 2024-11-03 11:07:11
品牌 Logo 应用领域
德州仪器 - TI 栅光电二极管逻辑集成电路栅极
页数 文件大小 规格书
14页 313K
描述
单路 1 输入、0.8V 至 3.6V 低功耗与非门 | DRY | 6 | -40 to 85

阅读下载

中文翻译

获取价格

SN74AUP1G00DRY2 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active包装说明：VSON,
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.62系列：AUP/ULP/V
JESD-30 代码：R-PDSO-N6JESD-609代码：e4
长度：1.45 mm逻辑集成电路类型：NAND GATE
最大I（ol）：0.004 A湿度敏感等级：1
功能数量：1输入次数：2
端子数量：6最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：VSON封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, VERY THIN PROFILE峰值回流温度（摄氏度）：260
传播延迟（tpd）：27.1 ns座面最大高度：0.6 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：0.8 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：NO LEAD
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：1 mm
Base Number Matches：1

SN74AUP1G00DRY2 数据手册

 浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第2页浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第3页浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第4页浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第5页浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第6页浏览型号SN74AUP1G00DRY2的Datasheet PDF文件第7页 
ꢀꢁ ꢂꢃ ꢄꢅ ꢆꢇ ꢈ ꢉꢉ  
ꢊ ꢋꢌꢍꢆꢋ ꢌ ꢎꢏ ꢀꢐ ꢁꢈ ꢊ ꢎ ꢑ ꢍꢐꢁ ꢆꢅꢒ ꢆꢋ ꢀꢐ ꢒ ꢐꢓꢎ ꢍꢁꢄꢁ ꢔ ꢈ ꢄꢒꢎ  
SCES604A – SEPTEMBER 2004 – REVISED APRIL 2005  
D
D
D
Available in the Texas Instruments  
NanoStarand NanoFreePackages  
Low Static-Power Consumption;  
D
D
D
D
D
D
Wide Operating V  
Range of 0.8 V to 3.6 V  
CC  
Optimized for 3.3-V Operation  
3.6-V I/O Tolerant to Support Mixed-Mode  
Signal Operation  
I
= 0.9-µA Max  
CC  
Low Dynamic-Power Consumption;  
= 4 pF Typical at 3.3 V  
t
= 4.8 ns Max at 3.3 V  
pd  
C
pd  
Suitable for Point-to-Point Applications  
D
Low Input Capacitance; C = 1.5 pF Typical  
i
Low Noise − Overshoot and Undershoot  
Latch-Up Performance Exceeds 100 mA Per  
JESD 78, Class II  
D
<10% of V  
CC  
D
ESD Performance Tested Per JESD 22  
− 2000-V Human-Body Model  
(A114-B, Class II)  
− 200-V Machine Model (A115-A)  
− 1000-V Charged-Device Model (C101)  
D
D
I
Supports Partial-Power-Down Mode  
off  
Operation  
Input Hysteresis Allows Slow Input  
Transition and Better Switching Noise  
Immunity at the Input  
D
ESD Protection Exceeds 5000-V With  
Human-Body Model  
(V  
= 250 mV Typical at 3.3 V)  
hys  
DBV, DCK, OR DRL PACKAGE  
(TOP VIEW)  
YEP OR YZP PACKAGE  
(BOTTOM VIEW)  
3 4  
2
GND  
B
Y
V
1
2
3
5
4
A
B
GND  
V
Y
CC  
1 5  
A
CC  
description/ordering information  
The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable  
applications. This family ensures a very low static and dynamic power consumption across the entire V range  
CC  
of 0.8 V to 3.6 V, resulting in an increased battery life. This product also maintains excellent signal integrity (see  
Figures 1 and 2).  
Switching Characteristics  
Static-Power Consumption  
Dynamic-Power Consumption  
(pF)  
100%  
†
at 25 MHz  
(µA)  
3.5  
3
100%  
80%  
60%  
80%  
2.5  
2
Input  
Output  
60%  
40%  
3.3-V  
3.3-V  
†  
Logic  
1.5  
1
†
Logic  
40%  
0.5  
0
20%  
0%  
20%  
0%  
AUP  
AUP  
−0.5  
10  
15 20  
Time − ns  
0
5
25  
35 40 45  
30  
†
Single, dual, and triple gates.  
†
AUP1G08 data at C = 15 pF.  
L
Figure 2. Excellent Signal Integrity  
Figure 1. AUP−The Lowest-Power Family  
This single 2-input positive-NAND gate performs the Boolean function Y = A • B or Y = A + B in positive logic.  
NanoStarand NanoFreepackage technology is a major breakthrough in IC packaging concepts, using the  
die as the package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
NanoStar and NanoFree are trademarks of Texas Instruments.  
ꢆ
ꢆ
ꢏ
ꢋ
ꢥ
ꢔ
ꢠ
ꢅ
ꢕ
ꢞ
ꢒ
ꢟ
ꢐ
ꢙ
ꢋ
ꢗ
ꢁ
ꢘ
ꢔ
ꢄ
ꢒ
ꢄ
ꢖ
ꢗ
ꢡ
ꢘ
ꢙ
ꢟ
ꢚ
ꢛ
ꢜ
ꢜ
ꢝ
ꢝ
ꢖ
ꢖ
ꢙ
ꢙ
ꢗ
ꢗ
ꢖ
ꢞ
ꢞ
ꢢ
ꢟ
ꢠ
ꢚ
ꢚ
ꢡ
ꢡ
ꢗ
ꢝ
ꢜ
ꢛ
ꢞ
ꢞ
ꢙ
ꢘ
ꢢ
ꢒꢡ  
ꢠ
ꢣ
ꢞ
ꢤ
ꢖ
ꢟ
ꢜ
ꢞ
ꢝ
ꢖ
ꢝ
ꢙ
ꢚ
ꢗ
ꢠ
ꢥ
ꢜ
ꢗ
ꢝ
ꢝ
ꢡ
ꢞ
ꢦ
Copyright 2005, Texas Instruments Incorporated  
ꢚ
ꢙ
ꢟ
ꢝ
ꢙ
ꢚ
ꢛ
ꢝ
ꢙ
ꢞ
ꢢ
ꢖ
ꢘ
ꢖ
ꢟ
ꢡ
ꢚ
ꢝ
ꢧ
ꢝ
ꢡ
ꢚ
ꢙ
ꢘ
ꢨ
ꢜ
ꢐ
ꢗ
ꢛ
ꢡ
ꢞ
ꢝ
ꢜ
ꢗ
ꢥ
ꢜ
ꢚ
ꢥ
ꢩ
ꢜ
ꢝ ꢡ ꢞ ꢝꢖ ꢗꢫ ꢙꢘ ꢜ ꢤꢤ ꢢꢜ ꢚ ꢜ ꢛ ꢡ ꢝ ꢡ ꢚ ꢞ ꢦ  
ꢚ
ꢚ
ꢜ
ꢗ
ꢝ
ꢪ
ꢦ
ꢆ
ꢚ
ꢙ
ꢥ
ꢠ
ꢟ
ꢝ
ꢖ
ꢙ
ꢗ
ꢢ
ꢚ
ꢙ
ꢟ
ꢡ
ꢞ
ꢞ
ꢖ
ꢗ
ꢫ
ꢥ
ꢙ
ꢡ
ꢞ
ꢗ
ꢙ
ꢝ
ꢗ
ꢡ
ꢟ
ꢡ
ꢞ
ꢞ
ꢜ
ꢚ
ꢖ
ꢤ
ꢪ
ꢖ
ꢗ
ꢟ
ꢤ
ꢠ
ꢥ
ꢡ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...14

中文翻译

下载PDF

与SN74AUP1G00DRY2相关器件

型号 品牌 获取价格 描述 数据表
SN74AUP1G00DRYR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NAND GATE
SN74AUP1G00DSF2 TI

获取价格

 		单路 1 输入、0.8V 至 3.6V 低功耗与非门 | DSF | 6 | -40 to
SN74AUP1G00DSFR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NAND GATE
SN74AUP1G00YEPR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NAND GATE
SN74AUP1G00YFPR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NAND GATE
SN74AUP1G00YZPR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NAND GATE
SN74AUP1G02 TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NOR GATE
SN74AUP1G02_08 TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NOR GATE
SN74AUP1G02_101 TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NOR GATE
SN74AUP1G02DBVR TI

获取价格

 		LOW-POWER SINGLE 2-INPUT POSITIVE-NOR GATE

与SN74AUP1G00DRY2相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证