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SN74AUC32RGYRG4 PDF预览

SN74AUC32RGYRG4

更新时间： 2024-11-16 05:17:39
品牌 Logo 应用领域
德州仪器 - TI 栅极触发器逻辑集成电路输入元件
页数 文件大小 规格书
9页 403K
描述
QUADRUPLE 2-INPUT POSITIVE-OR GATE

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SN74AUC32RGYRG4 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC14/18,.14SQ,20针数：14
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：6 weeks风险等级：5.57
系列：AUCJESD-30 代码：S-PQCC-N14
JESD-609代码：e4长度：3.5 mm
负载电容（CL）：15 pF逻辑集成电路类型：OR GATE
最大I（ol）：0.009 A湿度敏感等级：2
功能数量：4输入次数：2
端子数量：14最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：HVQCCN
封装等效代码：LCC14/18,.14SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE包装方法：TR
峰值回流温度（摄氏度）：260电源：1.2/2.5 V
最大电源电流（ICC）：0.01 mAProp。Delay @ Nom-Sup：3.5 ns
传播延迟（tpd）：3.5 ns认证状态：Not Qualified
施密特触发器：NO座面最大高度：1 mm
子类别：Gates最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：0.8 V标称供电电压 (Vsup)：1.2 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.5 mmBase Number Matches：1

SN74AUC32RGYRG4 数据手册

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SN74AUC32  
QUADRUPLE 2-INPUT POSITIVE-OR GATE  
www.ti.com  
SCES513A–NOVEMBER 2003–REVISED MARCH 2005  
FEATURES  
RGY PACKAGE  
(TOP VIEW)  
•
Optimized for 1.8-V Operation and Is 3.6-V I/O  
Tolerant to Support Mixed-Mode Signal  
Operation  
•
Ioff Supports Partial-Power-Down Mode  
Operation  
1
14  
1B  
1Y  
2A  
2B  
2Y  
13 4B  
2
3
4
5
6
•
•
•
•
•
Sub-1-V Operable  
12  
11  
10  
9
4A  
4Y  
3B  
3A  
Max tpd of 2.2 ns at 1.8 V  
Low Power Consumption, 10-µA Max ICC  
±8-mA Output Drive at 1.8 V  
7
8
Latch-Up Performance Exceeds 100 mA Per  
JESD 78, Class II  
•
ESD Protection Exceeds JESD 22  
– 2000-V Human-Body Model (A114-A)  
– 200-V Machine Model (A115-A)  
– 1000-V Charged-Device Model (C101)  
DESCRIPTION/ORDERING INFORMATION  
This quadruple 2-input positive-OR gate is operational at 0.8-V to 2.7-V VCC, but is designed specifically for  
1.65-V to 1.95-V VCC operation.  
Y + A ) B or Y + A • B  
The SN74AUC32 device performs the Boolean function  
in positive logic.  
This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs,  
preventing damaging current backflow through the device when it is powered down.  
ORDERING INFORMATION  
TA  
PACKAGE(1)  
ORDERABLE PART NUMBER  
TOP-SIDE MARKING  
MS32  
–40°C to 85°C  
QFN – RGY  
Tape and reel  
SN74AUC32RGYR  
(1) Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at  
www.ti.com/sc/package.  
FUNCTION TABLE  
(EACH GATE)  
INPUTS  
OUTPUT  
Y
A
H
X
L
B
X
H
L
H
H
L
LOGIC DIAGRAM, EACH GATE (POSITIVE LOGIC)  
A
Y
B
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas  
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Copyright © 2003–2005, Texas Instruments Incorporated  
Products conform to specifications per the terms of the Texas  
Instruments standard warranty. Production processing does not  
necessarily include testing of all parameters.  
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SN74AUC32RGYRG4 替代型号

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SN74AUC32RGYR TI

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 		DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOPS WITH CLEAR AND PRESET
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 		DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP WITH CLEAR AND PRESET
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 		16-BIT BUFFER/DRIVER WITH 3-STATE OUTPUTS

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