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SN74AS109ADRG4 PDF预览

SN74AS109ADRG4

更新时间： 2024-11-20 15:52:11
品牌 Logo 应用领域
德州仪器 - TI 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
18页 1009K
描述
AS SERIES, DUAL POSITIVE EDGE TRIGGERED J-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16, PLASTIC, SO-16

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SN74AS109ADRG4 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：SOIC包装说明：PLASTIC, SO-16
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.61
Is Samacsys：N系列：AS
JESD-30 代码：R-PDSO-G16长度：9.9 mm
逻辑集成电路类型：J-KBAR FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：70 °C最低工作温度：
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP16,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：9 ns认证状态：Not Qualified
座面最大高度：1.75 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：TTL温度等级：COMMERCIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：3.9 mm
最小 fmax：105 MHzBase Number Matches：1

SN74AS109ADRG4 数据手册

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SDAS198B − APRIL 1982 − REVISED AUGUST 1995  
SN54ALS109A, SN54AS109A . . . J PACKAGE  
SN74ALS109A, SN74AS109A . . . D OR N PACKAGE  
(TOP VIEW)  
• Package Options Include Plastic  
Small-Outline (D) Packages, Ceramic Chip  
Carriers (FK), and Standard Plastic (N) and  
Ceramic (J) 300-mil DIPs  
1CLR  
1J  
V
CC  
2CLR  
2J  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
TYPICAL MAXIMUM TYPICAL POWER  
1K  
CLOCK  
FREQUENCY  
(MHz)  
DISSIPATION  
PER FLIP-FLOP  
(mW)  
TYPE  
1CLK  
1PRE  
1Q  
2K  
2CLK  
′ALS109A  
′AS109A  
50  
6
11 2PRE  
129  
29  
10  
9
1Q  
2Q  
2Q  
GND  
description  
SN54ALS109A, SN54AS109A . . . FK PACKAGE  
(TOP VIEW)  
These devices contain two independent J-K  
positive-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), data at the J and K inputs meeting the  
setup-time requirements are transferred to the  
outputs on the positive-going edge of the clock  
(CLK) pulse. Clock triggering occurs at a voltage  
level and is not directly related to the rise time of  
the clock pulse. Following the hold-time interval,  
data at the J and K inputs can be changed without  
affecting the levels at the outputs. These versatile  
flip-flops can perform as toggle flip-flops by  
grounding K and tying J high. They also can  
perform as D-type flip-flops if J and K are tied  
together.  
3
2
1 20 19  
18  
1K  
1CLK  
NC  
4
5
6
7
8
2J  
17  
16  
15  
14  
2K  
NC  
1PRE  
1Q  
2CLK  
2PRE  
9 10 11 12 13  
NC − No internal connection  
The SN54ALS109A and SN54AS109A are characterized for operation over the full military temperature range  
of −55°C to 125°C. The SN74ALS109A and SN74AS109A are characterized for operation from 0°C to 70°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
H
CLK  
X
J
X
X
X
L
K
X
X
X
L
Q
H
L
Q
L
H
L
X
H
†
†
H
L
L
X
H
H
H
↑
L
H
H
H
↑
H
L
L
Toggle  
H
H
↑
H
H
X
Q0  
H
Q0  
L
H
H
↑
H
X
H
H
L
Q0  
Q0  
†
The output levels in this configuration are not specified to  
meet the minimum levels for V if the lows at PRE and  
OH  
maximum. Furthermore, this  
CLR are near  
V
IL  
configuration is nonstable; that is, it does not persist when  
either PRE or CLR returns to its inactive (high) level.  
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Copyright 1995, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443  
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SN74AS109ADRG4 替代型号

型号 品牌 替代类型 描述 数据表
SN74AS109AD TI

类似代替

 DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET
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型号 品牌 获取价格 描述 数据表
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 		AS SERIES, DUAL POSITIVE EDGE TRIGGERED J-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16, RO
SN74AS109ANSR TI

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 		DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET
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 		AS SERIES, DUAL POSITIVE EDGE TRIGGERED J-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16, GR
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 		AS SERIES, DUAL POSITIVE EDGE TRIGGERED J-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16, GR
SN74AS109D TI

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 		暂无描述
SN74AS109DR TI

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