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SN74AHCT74QPWRQ1 PDF预览

SN74AHCT74QPWRQ1

更新时间： 2024-11-19 12:22:47
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德州仪器 - TI 触发器
页数 文件大小 规格书
10页 244K
描述
DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP WITH CLEAR AND PRESET

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SN74AHCT74QPWRQ1 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP14,.25针数：14
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：5.1系列：AHCT/VHCT/VT
JESD-30 代码：R-PDSO-G14JESD-609代码：e4
长度：5 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：65000000 Hz
最大I（ol）：0.008 A湿度敏感等级：3
位数：1功能数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：260电源：5 V
最大电源电流（ICC）：0.02 mAProp。Delay @ Nom-Sup：10 ns
传播延迟（tpd）：10 ns认证状态：Not Qualified
筛选级别：AEC-Q100座面最大高度：1.2 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：4.4 mm
最小 fmax：80 MHzBase Number Matches：1

SN74AHCT74QPWRQ1 数据手册

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SGDS008B − MAY 1998 − REVISED APRIL 2008  
D OR PW PACKAGE  
(TOP VIEW)  
D
D
D
D
D
Qualified for Automotive Applications  
Inputs Are TTL-Voltage Compatible  
EPIC(Enhanced-Performance Implanted  
CMOS) Process  
1CLR  
1D  
V
CC  
2CLR  
2D  
1
2
3
4
5
6
7
14  
13  
12  
11  
Latch-Up Performance Exceeds 250 mA Per  
JESD 17  
1CLK  
1PRE  
1Q  
2CLK  
10 2PRE  
ESD Protection Exceeds 2000 V Per  
MIL-STD-883, Method 3015; Exceeds 200 V  
Using Machine Model (C = 200 pF, R = 0)  
9
8
1Q  
2Q  
2Q  
GND  
description  
The SN74AHCT74Q is a dual positive-edge-triggered D-type flip-flop.  
A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time  
requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs  
at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval,  
data at the D input can be changed without affecting the levels at the outputs.  
{
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
‡
PACKAGE  
T
A
SOIC − D  
Tape and reel  
Tape and reel  
SN74AHCT74QDRQ1  
SN74AHCT74QPWRQ1  
AHCT74Q  
HB74Q  
−40°C to 125°C  
TSSOP − PW  
†
‡
For the most current package and ordering information, see the Package Option Addendum at the end  
of this document, or see the TI web site at http://www.ti.com.  
Package drawings, thermal data, and symbolization are available at http://www.ti.com/packaging.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
CLK  
X
D
X
X
X
H
L
Q
H
L
Q
L
H
L
H
X
H
§
§
H
L
L
X
H
H
H
H
H
↑
H
L
L
H
↑
H
H
L
X
Q
Q
0
0
§
This configuration is unstable; that is, it does not  
persist when PRE or CLR returns to its inactive  
(high) level.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
EPIC is a trademark of Texas Instruments.  
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Copyright 2008, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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SN74AHCT74QPWRQ1 替代型号

型号 品牌 替代类型 描述 数据表
SN74AHCT74PWR TI

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