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SN74ACT00N

更新时间： 2024-11-29 23:03:07
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德州仪器 - TI 输入元件
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5页 69K
描述
QUADRUPLE 2-INPUT POSITIVE-NAND GATES

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SN74ACT00N 技术参数

是否Rohs认证： 符合生命周期：Active
零件包装代码：DIP包装说明：DIP, DIP14,.3
针数：14Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：0.81
系列：ACTJESD-30 代码：R-PDIP-T14
JESD-609代码：e4长度：19.3 mm
负载电容（CL）：50 pF逻辑集成电路类型：NAND GATE
最大I（ol）：0.024 A功能数量：4
输入次数：2端子数量：14
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP14,.3封装形状：RECTANGULAR
封装形式：IN-LINE包装方法：TUBE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
最大电源电流（ICC）：0.02 mAProp。Delay @ Nom-Sup：9.5 ns
传播延迟（tpd）：9.5 ns认证状态：Not Qualified
施密特触发器：NO座面最大高度：5.08 mm
子类别：Gates最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：6.35 mmBase Number Matches：1

SN74ACT00N 数据手册

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SN54ACT00, SN74ACT00  
QUADRUPLE 2-INPUT POSITIVE-NAND GATES  
SCAS523B – AUGUST 1995 – REVISED AUGUST 1999  
SN54ACT00 . . . J OR W PACKAGE  
SN74ACT00 . . . D, DB, N, OR PW PACKAGE  
(TOP VIEW)  
Inputs Are TTL-Voltage Compatible  
EPIC (Enhanced-Performance Implanted  
CMOS) 1-µm Process  
Package Options Include Plastic  
1A  
1B  
1Y  
2A  
2B  
V
CC  
1
2
3
4
5
6
7
14  
13  
12  
11  
10  
9
Small-Outline (D), Shrink Small-Outline  
(DB), Thin Shrink Small-Outline (PW), DIP  
(N) Packages, Ceramic Chip Carriers (FK),  
Flat (W), and DIP (J) Packages  
4B  
4A  
4Y  
3B  
3A  
3Y  
2Y  
GND  
description  
8
The ‘ACT00 devices contain four independent 2-input  
NAND gates. Each gate performs the Boolean  
function of Y = A B or Y = A + B in positive logic.  
SN54ACT00 . . . FK PACKAGE  
(TOP VIEW)  
The SN54ACT00 is characterized for operation over  
the full military temperature range of –55°C to 125°C.  
The SN74ACT00 is characterized for operation from  
–40°C to 85°C.  
3
2
1
20 19  
18  
1Y  
NC  
2A  
4A  
NC  
4Y  
NC  
3B  
4
5
6
7
8
17  
16  
15  
14  
FUNCTION TABLE  
(each gate)  
NC  
2B  
INPUTS  
OUTPUT  
Y
9 10 11 12 13  
A
B
H
X
L
H
L
L
H
H
X
NC – No internal connection  
†
logic symbol  
logic diagram, each gate (positive logic)  
1
1A  
2
A
Y
B
&
3
6
1Y  
2Y  
3Y  
4Y  
1B  
4
2A  
5
2B  
9
3A  
10  
3B  
12  
4A  
13  
4B  
8
11  
†
This symbol is in accordance with ANSI/IEEE Std 91-1984 and  
IEC Publication 617-12.  
Pin numbers shown are for the D, DB, J, N, PW, and W packages.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
EPIC is a trademark of Texas Instruments Incorporated.  
Copyright 1999, Texas Instruments Incorporated  
On products compliant to MIL-PRF-38535, all parameters are tested  
unless otherwise noted. On all other products, production  
processing does not necessarily include testing of all parameters.  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
12345

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