5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 总线驱动器/收发器> SN54LV125AW
SN54LV125AW PDF预览

SN54LV125AW

更新时间： 2024-11-01 22:59:15
品牌 Logo 应用领域
德州仪器 - TI 总线驱动器总线收发器逻辑集成电路输出元件
页数 文件大小 规格书
17页 512K
描述
QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS

阅读下载

中文翻译

获取价格

SN54LV125AW 技术参数

生命周期：Obsolete零件包装代码：DFP
包装说明：DFP,针数：14
Reach Compliance Code：unknown风险等级：5.84
Is Samacsys：N系列：LV/LV-A/LVX/H
JESD-30 代码：R-GDFP-F14长度：9.21 mm
逻辑集成电路类型：BUS DRIVER位数：1
功能数量：4端口数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-55 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DFP封装形状：RECTANGULAR
封装形式：FLATPACK传播延迟（tpd）：18.5 ns
认证状态：Not Qualified座面最大高度：2.03 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子形式：FLAT端子节距：1.27 mm
端子位置：DUAL宽度：6.29 mm
Base Number Matches：1

SN54LV125AW 数据手册

 浏览型号SN54LV125AW的Datasheet PDF文件第2页浏览型号SN54LV125AW的Datasheet PDF文件第3页浏览型号SN54LV125AW的Datasheet PDF文件第4页浏览型号SN54LV125AW的Datasheet PDF文件第5页浏览型号SN54LV125AW的Datasheet PDF文件第6页浏览型号SN54LV125AW的Datasheet PDF文件第7页 
ꢀꢁ ꢂꢃ ꢄꢅꢆ ꢇ ꢂ ꢈꢉ ꢀꢁꢊ ꢃꢄꢅ ꢆꢇ ꢂꢈ  
ꢋ ꢌꢈꢍꢎ ꢌꢏꢄ ꢐ ꢑꢌꢀ ꢑꢌꢒ ꢒ ꢐꢎ ꢓ ꢈꢔꢐ ꢀ  
ꢕ ꢖꢔ ꢗ ꢘ ꢙꢀꢔꢈꢔ ꢐ ꢚ ꢌꢔ ꢏꢌ ꢔꢀ  
SCES124L − DECEMBER 1997 − REVISED APRIL 2005  
D
D
D
D
D
2-V to 5.5-V V  
Operation  
D
D
D
I
Supports Partial-Power-Down Mode  
CC  
off  
Operation  
Max t of 6 ns at 5 V  
pd  
Latch-Up Performance Exceeds 250 mA Per  
JESD 17  
Typical V  
<0.8 V at V  
(Output Ground Bounce)  
OLP  
CC  
= 3.3 V, T = 25°C  
A
ESD Protection Exceeds JESD 22  
− 2000-V Human-Body Model (A114-A)  
− 200-V Machine Model (A115-A)  
Typical V  
>2.3 V at V  
(Output V  
Undershoot)  
OHV  
CC  
OH  
= 3.3 V, T = 25°C  
A
Support Mixed-Mode Voltage Operation on  
All Ports  
− 1000-V Charged-Device Model (C101)  
SN54LV125A . . . J OR W PACKAGE  
SN74LV125A . . . D, DB, DGV, N, NS,  
OR PW PACKAGE  
SN74LV125A . . . RGY PACKAGE  
(TOP VIEW)  
SN54LV125A . . . FK PACKAGE  
(TOP VIEW)  
(TOP VIEW)  
1
14  
3
2
1
20 19  
18  
1OE  
1A  
V
CC  
13 4OE  
1
2
3
4
5
6
7
14  
4A  
NC  
4Y  
1Y  
NC  
4
5
6
7
8
1A  
1Y  
13 4OE  
12 4A  
2
3
4
5
6
17  
16  
12  
11  
10  
9
1Y  
4A  
2OE  
NC  
11  
10  
9
2OE  
2A  
4Y  
2OE  
2A  
4Y  
15 NC  
14  
9 10 11 12 13  
3OE  
3A  
3OE  
3A  
3OE  
2A  
2Y  
2Y  
7
8
8
GND  
3Y  
NC − No internal connection  
description/ordering information  
The ‘LV125A quadruple bus buffer gates are designed for 2-V to 5.5-V V  
operation.  
CC  
These devices feature independent line drivers with 3-state outputs. Each output is disabled when the  
associated output-enable (OE) input is high.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
Tube of 25  
SN74LV125AN  
SN74LV125AN  
LV125A  
QFN − RGY  
Reel of 1000  
Tube of 50  
SN74LV125ARGYR  
SN74LV125AD  
SOIC − D  
LV125A  
Reel of 2500  
Reel of 2000  
Reel of 2000  
Tube of 90  
SN74LV125ADR  
SN74LV125ANSR  
SN74LV125ADBR  
SN74LV125APW  
SN74LV125APWR  
SN74LV125APWT  
SN74LV125ADGVR  
SNJ54LV125AJ  
SOP − NS  
74LV125A  
LV125A  
−40°C to 85°C  
SSOP − DB  
Reel of 2000  
Reel of 250  
Reel of 2000  
Tube of 25  
TSSOP − PW  
LV125A  
TVSOP − DGV  
CDIP − J  
LV125A  
SNJ54LV125AJ  
SNJ54LV125AW  
SNJ54LV125AFK  
−55°C to 125°C  
CFP − W  
Tube of 150  
Tube of 55  
SNJ54LV125AW  
SNJ54LV125AFK  
LCCC − FK  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design  
guidelines are available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
Copyright 2005, Texas Instruments Incorporated  
ꢌ
ꢁ
ꢄ
ꢐ
ꢀ
ꢀ
ꢚ
ꢔ
ꢗ
ꢐ
ꢎ
ꢕ
ꢖ
ꢀ
ꢐ
ꢁ
ꢚ
ꢔ
ꢐ
ꢍ
ꢛ
ꢜ
ꢝ
ꢞ
ꢟ
ꢠ
ꢡ
ꢢ
ꢣ
ꢤ
ꢥ
ꢛ
ꢡ
ꢠ
ꢥ
ꢛ
ꢦ
ꢝ
ꢥ
ꢞ
ꢏ
ꢎ
ꢚ
ꢍ
ꢌ
ꢧ
ꢔ
ꢖ
ꢚ
ꢁ
ꢍ ꢈꢔꢈ ꢝꢥ ꢨ ꢠꢩ ꢣ ꢦ ꢛꢝ ꢠꢥ ꢡ ꢢꢩ ꢩ ꢤ ꢥꢛ ꢦꢞ ꢠꢨ ꢪꢢꢫ ꢬꢝꢡ ꢦꢛ ꢝꢠꢥ ꢟꢦ ꢛꢤ ꢭ ꢏꢩ ꢠꢟꢢ ꢡꢛ ꢞ ꢡꢠ ꢥꢨꢠꢩ ꢣ ꢛꢠ  
ꢞ ꢪꢤ ꢡ ꢝ ꢨꢝ ꢡ ꢦ ꢛ ꢝꢠ ꢥꢞ ꢪꢤ ꢩ ꢛ ꢜꢤ ꢛ ꢤ ꢩꢣ ꢞ ꢠꢨ ꢔꢤꢮ ꢦꢞ ꢖꢥꢞ ꢛꢩ ꢢꢣ ꢤꢥꢛ ꢞ ꢞꢛ ꢦꢥ ꢟꢦꢩ ꢟ ꢯ ꢦꢩ ꢩ ꢦ ꢥꢛꢰꢭ  
ꢏꢩ ꢠ ꢟꢢꢡ ꢛ ꢝ ꢠꢥ ꢪꢩ ꢠ ꢡ ꢤ ꢞ ꢞ ꢝꢥ ꢱ ꢟ ꢠꢤꢞ ꢥꢠꢛ ꢥꢤ ꢡꢤ ꢞꢞ ꢦꢩ ꢝꢬ ꢰ ꢝꢥꢡ ꢬꢢꢟ ꢤ ꢛꢤ ꢞꢛ ꢝꢥꢱ ꢠꢨ ꢦꢬ ꢬ  
ꢪꢦ ꢩ ꢦ ꢣ ꢤ ꢛ ꢤ ꢩ ꢞ ꢭ  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...17

中文翻译

下载PDF

与SN54LV125AW相关器件

型号 品牌 获取价格 描述 数据表
SN54LV126A TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN54LV126AD TI

获取价格

 		LV/LV-A/LVX/H SERIES, QUAD 1-BIT DRIVER, TRUE OUTPUT, PDSO14
SN54LV126ADBLE TI

获取价格

 		LV/LV-A/LVX/H SERIES, QUAD 1-BIT DRIVER, TRUE OUTPUT, PDSO14
SN54LV126ADR TI

获取价格

 		暂无描述
SN54LV126AFK TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN54LV126AJ TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN54LV126ANS TI

获取价格

 		暂无描述
SN54LV126AW TI

获取价格

 		QUADRUPLE BUS BUFFER GATES WITH 3-STATE OUTPUTS
SN54LV132A TI

获取价格

 		QUADRUPLE POSITIVE-NAND GATES WITH SCHMITT-TRIGGER INPUTS
SN54LV132A_04 TI

获取价格

 		QUADRUPLE POSITIVE-NAND GATES WITH SCHMITT-TRIGGER INPUTS

与SN54LV125AW相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证