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Datasheet > 逻辑 > 总线驱动器/收发器> SN54LS373JD
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SN54LS373JD

更新时间： 2024-09-27 13:13:43
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器锁存器输出元件
页数 文件大小 规格书
7页 252K
描述
Bus Driver, LS Series, 1-Func, 8-Bit, True Output, TTL, CDIP20, CERAMIC, DIP-20

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SN54LS373JD 技术参数

生命周期：Obsolete包装说明：DIP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.62系列：LS
JESD-30 代码：R-CDIP-T20长度：24.515 mm
负载电容（CL）：45 pF逻辑集成电路类型：BUS DRIVER
位数：8功能数量：1
端口数量：2端子数量：20
最高工作温度：125 °C最低工作温度：-55 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：DIP
封装形状：RECTANGULAR封装形式：IN-LINE
最大电源电流（ICC）：40 mA传播延迟（tpd）：30 ns
认证状态：Not Qualified座面最大高度：5.08 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：MILITARY
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL宽度：7.62 mm
Base Number Matches：1

SN54LS373JD 数据手册

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SN54/74LS373  
SN54/74LS374  
OCTAL TRANSPARENT LATCH  
WITH 3-STATE OUTPUTS;  
OCTAL D-TYPE FLIP-FLOP  
WITH 3-STATE OUTPUT  
OCTAL TRANSPARENT LATCH  
WITH 3-STATE OUTPUTS;  
OCTAL D-TYPE FLIP-FLOP  
WITH 3-STATE OUTPUT  
The SN54/74LS373 consists of eight latches with 3-state outputs for bus  
organized system applications. The flip-flops appear transparent to the data  
(data changes asynchronously) when Latch Enable (LE) is HIGH. When LE is  
LOW, the data that meets the setup times is latched. Data appears on the bus  
when the Output Enable (OE) is LOW. When OE is HIGH the bus output is in  
the high impedance state.  
LOW POWER SCHOTTKY  
The SN54/74LS374 is a high-speed, low-power Octal D-type Flip-Flop fea-  
turing separate D-type inputs for each flip-flop and 3-state outputs for bus ori-  
entedapplications. Abuffered Clock (CP) and Output Enable (OE) is common  
to all flip-flops. The SN54/74LS374 is manufactured using advanced Low  
Power Schottky technology and is compatible with all Motorola TTL families.  
J SUFFIX  
CERAMIC  
CASE 732-03  
20  
1
• Eight Latches in a Single Package  
• 3-State Outputs for Bus Interfacing  
• Hysteresis on Latch Enable  
• Edge-Triggered D-Type Inputs  
• Buffered Positive Edge-Triggered Clock  
• Hysteresis on Clock Input to Improve Noise Margin  
• Input Clamp Diodes Limit High Speed Termination Effects  
N SUFFIX  
PLASTIC  
CASE 738-03  
20  
1
DW SUFFIX  
SOIC  
CASE 751D-03  
PIN NAMES  
LOADING (Note a)  
20  
HIGH  
LOW  
1
D –D  
0
Data Inputs  
0.5 U.L.  
0.5 U.L.  
0.5 U.L.  
0.25 U.L.  
0.25 U.L.  
0.25 U.L.  
7
LE  
Latch Enable (Active HIGH) Input  
Clock (Active HIGH going edge) Input  
Output Enable (Active LOW) Input  
Outputs (Note b)  
CP  
OE  
O –O  
0
0.5 U.L.  
0.25 U.L.  
ORDERING INFORMATION  
65 (25) U.L.  
15 (7.5) U.L.  
7
SN54LSXXXJ  
Ceramic  
SN74LSXXXN Plastic  
SN74LSXXXDW SOIC  
NOTES:  
a) 1 TTL Units Load (U.L.) = 40 µA HIGH/1.6 mA LOW.  
b) The Output LOW drive factor is 7.5 U.L. for Military (54) and 25 U.L. for Commercial  
(74) Temperature Ranges. The Output HIGH drive factor is 25 U.L. for Military (54) and  
65 U.L. for Commercial (74) Temperature Ranges.  
CONNECTION DIAGRAM DIP (TOP VIEW)  
SN54/74LS374  
SN54/74LS373  
NOTE:  
The Flatpak version  
has the same pinouts  
(Connection Diagram) as  
the Dual In-Line Package.  
FAST AND LS TTL DATA  
5-521  
1234567

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