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Datasheet > 微控制器和处理器 > 数字信号处理器> SM320C6415DGADW60
SM320C6415DGADW60 PDF预览

SM320C6415DGADW60

更新时间： 2024-01-24 03:30:14
品牌 Logo 应用领域
德州仪器 - TI 微控制器和处理器外围集成电路数字信号处理器装置时钟
页数 文件大小 规格书
133页 2062K
描述
FIXED-POINT DIGITAL SIGNAL PROCESSORS

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SM320C6415DGADW60 技术参数

生命周期：Active零件包装代码：PGA
包装说明：SPGA, PGA570,24X24,50针数：570
Reach Compliance Code：not_compliantECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.76
Is Samacsys：N地址总线宽度：23
桶式移位器：NO位大小：32
边界扫描：YES最大时钟频率：75 MHz
外部数据总线宽度：64格式：FIXED POINT
集成缓存：YES内部总线架构：MULTIPLE
JESD-30 代码：S-CPGA-P570长度：33.27 mm
低功率模式：YESDMA 通道数量：64
外部中断装置数量：4端子数量：570
计时器数量：3最高工作温度：115 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：SPGA封装等效代码：PGA570,24X24,50
封装形状：SQUARE封装形式：GRID ARRAY, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：1.4,3.3 V
认证状态：Not QualifiedRAM（字数）：4096
座面最大高度：6 mm子类别：Digital Signal Processors
最大供电电压：1.44 V最小供电电压：1.36 V
标称供电电压：1.4 V表面贴装：NO
技术：CMOS温度等级：OTHER
端子形式：PIN/PEG端子节距：1.27 mm
端子位置：PERPENDICULAR处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：33.27 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER
Base Number Matches：1

SM320C6415DGADW60 数据手册

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SGUS050A − JANUARY 2004 − REVISED MARCH 2004  
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Highest-Performance Fixed-Point Digital  
Signal Processors (DSPs)  
− 2-, 1.67-, 1.39-ns Instruction Cycle Time  
− 600-MHz Clock Rate  
− Eight 32-Bit Instructions/Cycle  
− Twenty-Eight Operations/Cycle  
− 4800 MIPS  
− Fully Software-Compatible With C62x  
− C6414/15/16 Devices Pin-Compatible  
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Two External Memory Interfaces (EMIFs)  
− One 64-Bit (EMIFA), One 16-Bit (EMIFB)  
− Glueless Interface to Asynchronous  
Memories (SRAM and EPROM) and  
Synchronous Memories (SDRAM,  
SBSRAM, ZBT SRAM, and FIFO)  
− 1280M-Byte Total Addressable External  
Memory Space  
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Enhanced Direct-Memory-Access (EDMA)  
Controller (64 Independent Channels)  
VelociTI.2Extensions to VelociTI  
Advanced Very-Long-Instruction-Word  
(VLIW) TMS320C64xDSP Core  
− Eight Highly Independent Functional  
Units With VelociTI.2Extensions:  
− Six ALUs (32-/40-Bit), Each Supports  
Single 32-Bit, Dual 16-Bit, or Quad  
8-Bit Arithmetic per Clock Cycle  
− Two Multipliers Support  
Host-Port Interface (HPI)  
− User-Configurable Bus Width (32-/16-Bit)  
32-Bit/33-MHz, 3.3-V PCI Master/Slave  
Interface Conforms to PCI Specification 2.2  
[C6415/C6416 ]  
− Three PCI Bus Address Registers:  
Prefetchable Memory  
Non-Prefetchable Memory I/O  
− Four-Wire Serial EEPROM Interface  
− PCI Interrupt Request Under DSP  
Program Control  
Four 16 x 16-Bit Multiplies  
(32-Bit Results) per Clock Cycle or  
Eight 8 x 8-Bit Multiplies  
(16-Bit Results) per Clock Cycle  
− Non-Aligned Load-Store Architecture  
− 64 32-Bit General-Purpose Registers  
− Instruction Packing Reduces Code Size  
− All Instructions Conditional  
− DSP Interrupt Via PCI I/O Cycle  
ꢀ
Three Multichannel Buffered Serial Ports  
− Direct Interface to T1/E1, MVIP, SCSA  
Framers  
− Up to 256 Channels Each  
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Instruction Set Features  
− Byte-Addressable (8-/16-/32-/64-Bit Data)  
− 8-Bit Overflow Protection  
− Bit-Field Extract, Set, Clear  
− Normalization, Saturation, Bit-Counting  
− VelociTI.2Increased Orthogonality  
Viterbi Decoder Coprocessor (VCP) [C6416]  
− Supports Over 500 7.95-Kbps AMR  
− Programmable Code Parameters  
− ST-Bus-Switching-, AC97-Compatible  
− Serial Peripheral Interface (SPI)  
Compatible (Motorola)  
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Three 32-Bit General-Purpose Timers  
Universal Test and Operations PHY  
Interface for ATM (UTOPIA) [C6415/C6416]  
− UTOPIA Level 2 Slave ATM Controller  
− 8-Bit Transmit and Receive Operations  
up to 50 MHz per Direction  
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Turbo Decoder Coprocessor (TCP) [C6416]  
− Supports up to Six 2-Mbps 3GPP  
(6 Iterations)  
− Programmable Turbo Code and  
Decoding Parameters  
− User-Defined Cell Format up to 64 Bytes  
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Sixteen General-Purpose I/O (GPIO) Pins  
Flexible PLL Clock Generator  
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IEEE-1149.1 (JTAG )  
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L1/L2 Memory Architecture  
− 128K-Bit (16K-Byte) L1P Program Cache  
(Direct Mapped)  
− 128K-Bit (16K-Byte) L1D Data Cache  
(2-Way Set-Associative)  
− 8M-Bit (1024K-Byte) L2 Unified Mapped  
RAM/Cache (Flexible Allocation)  
Boundary-Scan-Compatible  
570-Pin Grid Array (PGA) Package (GAD  
Suffix)  
ꢀ
0.13-µm/6-Level Cu Metal Process (CMOS)  
3.3-V I/Os, 1.4-V Internal  
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Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
C62x, VelociTI.2, VelociTI, and TMS320C64x are trademarks of Texas Instruments.  
Motorola is a trademark of Motorola, Inc.  
†
IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.  
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Copyright 2004, Texas Instruments Incorporated  
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POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443  
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