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SK10E142PJ

更新时间： 2024-09-15 22:43:11
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商升特 - SEMTECH 移位寄存器
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4页 114K
描述
9-Bit Shift Register

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SK10E142PJ 技术参数

生命周期：Obsolete零件包装代码：QLCC
包装说明：QCCJ, LDCC28,.5SQ针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.52计数方向：RIGHT
系列：10EJESD-30 代码：S-PQCC-J28
长度：11.505 mm逻辑集成电路类型：PARALLEL IN PARALLEL OUT
位数：9功能数量：1
端子数量：28最高工作温度：85 °C
最低工作温度：-40 °C输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER电源：-5.2 V
传播延迟（tpd）：1.037 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：Shift Registers
表面贴装：YES技术：ECL10K
温度等级：INDUSTRIAL端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
触发器类型：POSITIVE EDGE宽度：11.505 mm
最小 fmax：700 MHzBase Number Matches：1

SK10E142PJ 数据手册

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SK10/100E142  
9-Bit Shift Register  
HIGH-PERꢀORMANCE PRODUCTS  
ꢀeatures  
Description  
• 700 MHz Minimum Shift Frequency  
• 9-Bit for Byte-Parity Applications  
• Asynchronous Master Reset  
• Dual Clocks  
The SK10E/100E142 is a 9-bit shift register, designed  
with byte-parity applications in mind. The E142 performs  
serial/parallel in and serial/parallel out, shifting in one  
direction. The nine inputs D0 – D8 accept parallel input  
data, while S-IN accepts serial input data. The Qn outputs  
do not need to be terminated for the shift operation to  
function. To minimize noise and power, any Q output not  
used should be left unterminated.  
• Extended 100E V Range of –4.2 to –5.5V  
EE  
• 75KΩ Internal Input Pulldown Resistors  
• Fully Compatible with MC10E142 and  
MC100E142  
• Specified over Industrial Temperature Range:  
–40oC to 85oC  
• ESD Protection of >4000V  
• Available in 28-pin PLCC Package  
The SEL (Select) input pin is used to switch between the  
two modes of operation – SHIFT and LOAD. The shift  
direction is from bit 0 to bit 8. Input data is accepted by  
the registers at set-up time before the posiitive going  
edge of CLK1 or CLK2. Shifting is also accomplished  
on the positive clock edge. A HIGH on the Master Reset  
pin (MR) asynchronously resets all the registers to zero.  
PIN Description  
Pin Names  
Pin  
ꢀunction  
ꢀunctional Block Diagram  
D0 - D8  
S-IN  
SEL  
Parallel Data Inputs  
Serial Data Input  
Mode Select Input  
Clock Inputs  
CLK1, CLK2  
MR  
Q0 - Q8  
Master Reset  
Data Outputs  
S-IN  
Q
1
0
Q
Q
Q
Q
0
D
D
D
D
D
0
Pinout  
Q
Q
Q
1
0
1
2
3
D
D
D
1
2
3
25  
24  
23  
22  
21  
20  
19  
1
0
MR  
CLK1  
CLK2  
26  
27  
28  
18  
17  
16  
15  
14  
13  
12  
Q
7
Q
6
V
CC  
1
0
28 Lead PLCC  
V
1
2
3
4
Q5  
V
EE  
(Top View)  
S-IN  
CC0  
D
0
Q
4
D
1
Q
3
5
6
7
8
9
10  
11  
1
0
Q
Q
8
D
D
8
SEL  
ꢀunctions  
CLK1  
CLK2  
SEL  
Mode  
MR  
L
Load  
Shift  
H
www.semtech.com  
Revision 1/ꢀebruary 14, 2001  
1
1234

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