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Datasheet > 逻辑 > 触发器/锁存器> SK10E131PJT
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SK10E131PJT

更新时间： 2024-11-08 22:10:15
品牌 Logo 应用领域
商升特 - SEMTECH 触发器
页数 文件大小 规格书
4页 114K
描述
4-Bit D Flip-Flop

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SK10E131PJT 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：QLCC包装说明：PLASTIC, LCC-28
针数：28Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.84
系列：10EJESD-30 代码：S-PQCC-J28
长度：11.505 mm逻辑集成电路类型：D FLIP-FLOP
最大频率@ Nom-Sup：1000000000 Hz位数：1
功能数量：2端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：-5.2 V最大电源电流（ICC）：57 mA
传播延迟（tpd）：0.565 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：FF/Latches
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
触发器类型：POSITIVE EDGE宽度：11.505 mm
最小 fmax：1100 MHzBase Number Matches：1

SK10E131PJT 数据手册

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SK10/100E131  
4-Bit D ꢀlip-ꢀlop  
HIGH-PERꢀORMANCE PRODUCTS  
Features  
Description  
The SK10E/100E131 is a Quad master-slave D-type flip-  
flop with differential outputs. Each flip-flop may be  
clocked separately by holding Common Clock (CC) LOW  
and using the Clock Enable (CE*) inputs for clocking.  
Common clocking is achieved by holding the CE inputs  
LOW and using CC to clock all four flip-flops. In this  
case, the CE* inputs perform the function of controlling  
the common clock to each flip-flop.  
• 1100 MHz Minimum Toggle Frequency  
• Differential Outputs  
• Individual and Common Clocks  
• Individual Resets (asynchronous)  
• Paired Sets (asynchronous)  
• Extended 100E VEE Range of –4.2V to –5.5V  
• 75KΩ Internal Input Pulldown Resistors  
• Fully Compatible with MC10E131 and  
MC100E131  
Individual asynchronous resets are provided (R).  
Asynchronous set controls (S) are ganged together in  
pairs, with the pairing chosen to reflect physical chip  
symmetry.  
• Specified Over Industrial Temperature Range:  
–40oC to 85oC  
• ESD Protection of >4000V  
• Available in 28-pin PLCC Package  
Data enters the master when both CC and CE* are LOW,  
and transfers to the slave when either CC or CE (or both)  
go HIGH.  
PIN Description  
Pin Names  
Functional Block Diagram  
Pin  
ꢀunction  
D0 - D3  
CE0* - CE3*  
R0 - R3  
Data Inputs  
Clock Enables (individual)  
Resets  
Common Clock  
Sets (paired)  
True Outputs  
S
D3  
Q
Q
D
Q3  
CC  
CE3*  
Q3*  
S03, S12  
Q0 - Q3  
Q0* - Q3*  
R
R3  
Inverting Outputs  
S
R
D2  
Q
Q
D
Q2  
CE2*  
Q2*  
Pinout  
R2  
S03  
S12  
CC  
25  
24  
23  
22  
21  
20  
19  
CE3*  
D3  
26  
27  
28  
18  
17  
16  
15  
14  
13  
12  
R1  
Q2*  
Q2  
R
S
Q
Q
Q1*  
Q1  
CE1*  
D1  
S12  
VEE  
CC  
VCC  
Q1*  
Q1  
D
28 Lead PLCC  
1
2
3
4
(Top View)  
R0  
R
S
S03  
D0  
Q0*  
Q0  
Q
Q
Q0*  
Q0  
CE0*  
D0  
D
5
6
7
8
9
10  
11  
www.semtech.com  
Revision 1/ꢀebruary 13, 2001  
1
1234

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