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SK10E016PJT

更新时间： 2024-11-05 22:34:11
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商升特 - SEMTECH 计数器触发器逻辑集成电路
页数 文件大小 规格书
9页 180K
描述
8-Bit Synchronous Binary Up Counter

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SK10E016PJT 技术参数

生命周期：Obsolete零件包装代码：QLCC
包装说明：QCCJ, LDCC28,.5SQ针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.43计数方向：UP
系列：10EJESD-30 代码：S-PQCC-J28
长度：11.505 mm负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER最大频率@ Nom-Sup：700000000 Hz
工作模式：SYNCHRONOUS位数：8
功能数量：1端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER电源：-5.2 V
最大电源电流（ICC）：174 mA传播延迟（tpd）：0.948 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Counters表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD触发器类型：POSITIVE EDGE
宽度：11.505 mm最小 fmax：700 MHz
Base Number Matches：1

SK10E016PJT 数据手册

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SK10/100E016  
8-Bit Synchronous  
Binary Up Counter  
HIGH-PERꢀORMANCE PRODUCTS  
ꢀeatures  
Description  
The SK10/100E016 is a high-speed synchronous, • 700 MHz Min Count Frequency  
presettable, cascadable 8-bit binary counter.  
• 1000 ps CLK to Q, TC*  
• Internal TC* Feedback (Gated)  
The counter features internal feedback of TC*, gated by • 8-Bit  
the TCLD (terminal count load) pin. When TCLD is LOW • Fully Synchronous Counting and TC* Generation  
(or left open,in which case it is pulled LOW by the internal • Asynchronous Master Reset  
pull-downs), the TC* feedback is disabled, and counting • Internal 75 kΩ Input Pulldown Resistors  
proceeds continuously, with TC* going LOW to indicate • Extended 100E V Range of –4.2V to –5.46V  
EE  
an all-one state. When TCLD is HIGH, the TC* feedback • Fully Compatible with MC10/100E016  
causes the counter to automatically reload upon TC* = • Available in 28-Pin PLCC Package  
LOW, thus functioning as a programmable counter. The • ESD Protection of >4000V  
Qn outputs do not need to be terminated for the count  
function to operate properly. To minimize noise and  
power, unused Q outputs should be left unterminated.  
ꢀunctional Block Diagram  
8 Bit Binary Counter - Logic Counter  
Q0  
Q1  
Q7  
PE  
TCLD  
QOM  
CE*  
Q0*  
Q1*  
SLAVE  
CE*  
CE*  
PO  
Q2*  
Q3*  
Q4*  
Q5*  
Q6*  
MASTER  
BIT 1  
BIT 7  
BIT 0  
Q0*  
QOM*  
P1  
P7  
MR  
CLK  
BITS 2-6  
TC*  
5
Note that this diagram is provided for understanding of logic operation only. It should not be used for propagation  
delays as many gate functions are achieved internally without incurring a full gate delay.  
Revision 1/ꢀebruary 13, 2001  
www.semtech.com  
1
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