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Si53119-A03AGMR

更新时间： 2024-09-17 01:19:07
品牌 Logo 应用领域
芯科 - SILICON 驱动逻辑集成电路
页数 文件大小 规格书
34页 1413K
描述
PLL or bypass mode

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Si53119-A03AGMR 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：HVQCCN,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.7
系列：53119输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N72长度：10 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER功能数量：1
反相输出次数：端子数量：72
实输出次数：38最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：4.5 nsSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：0.95 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：10 mmBase Number Matches：1

Si53119-A03AGMR 数据手册

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Si53119-A03A  
19-OUTPUT PCI  
E
G
EN  
3
BUFFER  
Features  
Nineteen 0.7 V low-power, push- Integrated termination resistors  
pull HCSL PCIe Gen 3 outputs supporting 85 transmission lines  
100 MHz /133 MHz PLL  
operation, supports PCIe and  
QPI  
PLL or bypass mode  
Spread spectrum tolerable  
1.05 to 3.3 V I/O supply voltage  
50 ps output-to-output skew  
50 ps cyc-cyc jitter (PLL mode)  
PLL bandwidth SW SMBUS  
programming overrides the latch  
value from HW pin  
Ordering Information:  
®
Low phase jitter (Intel QPI, PCIe  
9 selectable SMBUS addresses  
See page 31.  
Gen 1/Gen 2/Gen 3/Gen 4  
common clock compliant)  
SMBus address configurable to  
allow multiple buffers in a single  
control network 3.3 V supply  
voltage operation  
100 ps input-to-output delay  
Gen3 SRNS Compliant  
Pin Assignments  
Extended Temperature:  
Separate VDDIO for outputs  
–40 to 85 °C  
DIF_12  
DIF_12  
VDD_IO  
GND  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
VDDA  
GNDA  
1
2
72-pin QFN  
100M_133M  
HBW_BYPASS_LBW  
PWRGD / PWRDN  
GND  
3
4
DIF_11  
DIF_11  
DIF_10  
DIF_10  
5
For variations of this device,  
6
VDDR  
7
CLK_IN  
contact Silicon Labs  
8
Si53119  
GND  
VDD  
CLK_IN  
9
SA_0  
10  
11  
12  
13  
14  
15  
16  
17  
18  
SDA  
DIF_9  
DIF_9  
DIF_8  
DIF_8  
VDD_IO  
SCL  
SA_1  
Applications  
FBOUT_NC  
FBOUT_NC  
GND  
GND  
DIF_0  
DIF_0  
DIF_7  
DIF_7  
Server  
Data center  
Storage  
Enterprise switches and routers  
Description  
Patents pending  
The Si53119-A03A is a 19-output, low-power HCSL differential clock  
buffer that meets all of the performance requirements of the Intel  
DB1200ZL specification. To reduce board space and bill of material cost,  
the device fully integrates all external resistors, supporting 85   
transmission lines. It is optimized for distributing reference clocks for  
®
Intel QuickPath Interconnect (Intel QPI), PCIe Gen 1/Gen 2/Gen 3/  
Gen 4, SAS, SATA, and Intel Scalable Memory Interconnect (Intel SMI)  
applications. The VCO of the device is optimized to support 100 MHz and  
2
133 MHz operation. Each differential output can be enabled through I C  
for maximum flexibility and power savings. Measuring PCIe clock jitter is  
quick and easy with the Silicon Labs PCIe Clock Jitter Tool. Download it  
for free at www.silabs.com/pcie-learningcenter.  
Rev. 1.0 12/15  
Copyright © 2015 by Silicon Laboratories  
Si53119-A03A  
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