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SI53115-A01AGMR

更新时间： 2024-11-26 19:50:55

品牌	Logo	应用领域
芯科 - SILICON		驱动逻辑集成电路
页数	文件大小	规格书
33页	598K
描述
PLL Based Clock Driver, 53115 Series, 30 True Output(s), 0 Inverted Output(s), LEAD FREE, MO-220, QFN-64

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SI53115-A01AGMR 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
包装说明：	QFN-64	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.82
系列：	53115	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N64	长度：	9 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	功能数量：	1
反相输出次数：		端子数量：	64
实输出次数：	30	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	座面最大高度：	0.95 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
宽度：	9 mm	Base Number Matches：	1

SI53115-A01AGMR 数据手册

Si53115

15-OUTPUT PCI

BUFFER/ ZERO

ELAY

UFFER

Features

 Fifteen 0.7 V low-power, push-  Separate VDDIO for outputs

pull HCSL PCIe Gen3 outputs

 PLL or bypass mode

 100 MHz /133 MHz PLL

operation, supports PCIe and

QPI

 Spread spectrum tolerable

 1.05 to 3.3 V I/O supply voltage

 50 ps output-to-output skew

 50 ps cyc-cyc jitter (PLL mode)

 PLL bandwidth SW SMBUS

programming overrides the latch

value from HW pin

 Low phase jitter (Intel QPI, PCIe

Gen 1/2/3/4 common clock

compliant)

 9 selectable SMBUS addresses

 SMBus address configurable to

allow multiple buffers in a single

control network 3.3 V supply

voltage operation

 Gen 3 SRNS Compliant

Ordering Information:

 100 ps input-to-output delay

See page 30.

 Extended Temperature:

–40 to 85 °C

Pin Assignments

 64-pin QFN

Applications

VDD_IO

VDDA

GNDA

100M_133M

GND

DIF_9

 Server

 Data center

DIF_9

DIF_8

HBW_BYPASS_LBW

PWRGD / PWRDN

GND

 Storage

 Enterprise switches and routers

VDDR

42 GND

VDD

CLK_IN

Si53115

CLK_IN

DIF_7

SA_0

Description

SDA

38 DIF_6

37 DIF_6

SCL

SA_1

VDD_IO

35 GND

FBOUT_NC

DIF_5

The Si53115 is a 15-output, low-power HCSL differential clock buffer that

meets all of the performance requirements of the Intel DB1200ZL

specification. The device is optimized for distributing reference clocks for

GND

Intel QuickPath Interconnect (Intel QPI), PCIe Gen 1/Gen 2/Gen 3/

Gen 4, SAS, SATA, and Intel Scalable Memory Interconnect (Intel SMI)

applications. The VCO of the device is optimized to support 100 MHz and

133 MHz operation. Each differential output can be enabled through I C

Patents pending

for maximum flexibility and power savings. Measuring PCIe clock jitter is

quick and easy with the Silicon Labs PCIe Clock Jitter Tool. Download it

for free at www.silabs.com/pcie-learningcenter.

Rev. 1.2 2/16

Si53115

12 3 4 5 6 7...33

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型号	品牌	获取价格	描述	数据表
SI53119-A03A	SILICON	获取价格	PLL or bypass mode
SI53119-A03AGM	SILICON	获取价格	PLL Based Clock Driver, 53119 Series, 38 True Output(s), 0 Inverted Output(s), QFN-72
Si53119-A03AGMR	SILICON	获取价格	PLL or bypass mode
SI5311-BM	ETC	获取价格	PRECISION HIGH SPEED CLOCK MULTIPLIER/REGENERATOR IC
SI5311-H	AUK	获取价格	IRED
SI5311-H	KODENSHI	获取价格	Colorless transparency lens type
SI5311-H(B)	AUK	获取价格	IRED
SI5311-HB	AUK	获取价格	IRED
SI5312-H	KODENSHI	获取价格	Colorless transparency lens type
SI5312-H	AUK	获取价格	IRED

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